ДВОИЧНЫЙ СЧЕТЧИК ИМПУЛЬСОВ с КОНТРОЛЕМ ОШИБОК Советский патент 1971 года по МПК H03K21/40 

Изобретение относится к вычислительной технике.

Известны двоичные счетчики импульсов с контролем ош-ибок, содерл ащие разрядные пересчетные ячейки, с которых контроль двоичного счетчика имшульсов осуществляется лутем сравнения контрольного кода четности содержимого разрядных .перерасчетных ячеек с кодом четности, вычисленным специальной схемой.

Иедостатками этих .счетчи ков являются продолжительное время .контроля « отсутствие локализацин ошибки. Время контроля в известных счетчиках определяется схемой образования контрольного кода четности от содержимого пересчетных ячеек и схемой сравнения кодов.

Целью изобретения является устранение указанных недостатков. Это достигается благодаря введению в состав разрядных пересчетных ячеек схем задерж.ки, сбора «мпульсов записи «единиц и переполнения, в разрядные пересчетные ячейки функциональных узлов поразрядного контроля формирования сигнала ошибки и фиксации места неисправностей и соединению их соответствующим образом с разрядными пересчетными ячейками.

ке и проверкой переходов из «1 в «О в более младших пересчетных ячейках. Время контроля определяется временем контроля одной пересчетной ячейки и по величине в несколько раз меньше времени образования контрольного кода четности в известных двоичных счетчиках импульсов с контролем ошибок.

На чертеже представлена блок-схема двоичного счетчика импульсов с контролем ошибок, где /-вход устройства; 2-4- первая, i-я, п-я разрядные пересчетные ячейки; 5 - схема сбора импульсов записи «единиц и переполнения; 6-схема формирования сигнала ошибки и фиксации места неисправности, которая осуществляет сбор сигналов ошибки, поступающих из различных функциональных узлов, и фиксацию их в триггерных элементах

с любой необходимой точностью; 7-выход устройства; 8-10-функциональные узлы поразрядного контроля первой, i-й, п-й пересчетных ячеек соответственно; //-схема задержки функционального узла; 12-инвертор;

13-первая схема совпадения; 14-собирательная схема; 15-вторая схема совпадения; 16-схема задержки.

иульспм «единицы, которые ооразуются в этих ячейках .при счете.

Для коптроля оо;ибок, которые иоявляэттся и разрядных иереечетных ячейках D случае отсутствия и.мпульеов заниен «единицы и нереполнепия выходы ценен записи «единицы разрядных пересчегиых ячеек 2, 3 и выход цепи переполнения пересчетной ячейки 4 соединены ео ехемой ебора импульсов записи «единицы и иеренолнеиия 5, выход которой соединен со входом €хемы формирования сигнала ошибки и фиксации места пеиенравностп. Отсутствие ири счете импульса заииск «единицы или Пмпульса нереиолиения, что 1-оворит об в цепях переноса разрядных .цересчетиых ячеек, через ехел1у сбора 5, фиксируетея схемой 6. На выходе 7 устройства появляется сигнал ошибки в цеиях переноса переечетиых ячеек 2, 4, 3.

Для контроля ошибок, которые появляются пр.и счете в результате уетановки лересчетцых ячеек 2-4 в положение «О под воздейетвием сигналов записи «единицы, выходы цепей заниси «единицы пересчетных ячеек 2-4 соединены в функциональных узлах 8- W через схему задержки 11 и инвертор 12 со входом цервой схемы совпадения 13, второй вход которой еоединеп с выходом прямого кода пересчетпой ячейки. Выход первой схемы совпадеция 13 соединен со входом схемы 6 Состояние «О разрядной пересчетной ячейки, в которой выработался сигнал записи «единицы нрц счете, указывает на ошибку в установке состояния пересчетной ячейки.

Пусть в i-ой цересчетной ячейке 3 выработался епгиал записи «единицы и устацовнлось состояние «О. Тогда сигнал заниси «едигшцы через схему задержки 11 и инвертор 12 иоетупит на 1вход первой схемы совпадеция 13, на второй вход которой поступает «О. Схема совпадения 13 выдает импульс на схему 6, которая формирует сигнал ошибки и фиксирует место неиснравности. Ма выходе 7 устройства появляется сигнал ошибки в установке i-ой нересчетной ячейки.

Выходы схем задержки функциональных узлов 8-10 соединены со входами собирательных схем 14, прпнадлежапдих функциональным узлам предыдущих младших пересчетных ячеек. Выход собирательных ехем 14 соединен со входом вторых схем совпадения 15, другой вход которых соединен с выходом обратного кода пересчетных ячеек 2-4. Выход второй схемы совпадения 15 соединен со входом схемы 6.

ПУСТЬ на о, из входов собирательно схемы 14 функционального зла 9 i-oii нерес-1етной ячеЙ1си ност ;и1Л записи «единицы. Есл в i-ой пересчетной ячейке

установилось состояние «О, что соответствует правильной установке этой ячейки, тогда вторая схема совпадения 15 не выдает импульса иа схему 6. При установке i-ой пересчетной ячейки в состояние «1 вторая схема СОБладения 15 выдает импулье па ехему 6, которая формирует еигиал онтибки и (риксирует место неисправпости. Па выходе 7 уетройсгва появляется сигнал отпибки в установке в ;-ой псресчетиой ячейке.

Для контроля ошибок, которые появляютея при переполнении в случае установки в пересчртных ячейках 2-4 состояния «1, выход цепи леренолнеция п-ой нересчетной ячейки 4 соединен через схему задержки 16 с одш-ьм из

входов собирательных схем всех функциональных узлов 8-10.

Схемы задержки //, 16 задерживают импульеы заниси «единиц и переиолиения еоответетвенио, и время задержки им:пульсов определяется временем установ {и устойчивого состояиия разрядных нересчетпьгх ячеек.

П р е д .1 е т и 3 о б р е т е и и я

Двоичный счетчик импульсов с контролем ошибок, содержаший разрядные иересчетные ячейки, отличающийся тем, что, с целью

уменьшения времени контроля и локализации места неионравности, он содержит схему сбора импульсов записи «единнц и переполнения, схему задержки и функциональные узлы поразрядного коцтроля лересчетных ячее;;,

причем выходы цепей записи «единицы в пересчегцые ячейки соединены со схемой сбора с.чгналов записи «единиц и переполпения и со входами функциональпых узлов поразрядною контроля, к другому входу схемы сбора

сигиалов заииен «едиццц и переиолнення подключен выход цепи переполнения ечетчика, выход схемы ебора енгналов записи «единиц связал со схемой формирования сигнала ошибки и локализации меета неисправности, другие входы функциоцальпых узлов лоразрядного 1чОнтроля соединены с выходами прямого и обратного кода пересчетных ячеек, а выходы этих узлов связаны ео входами схе.мы формирования сигнала опшбки и локализации меета еиецравиости.