УСТРОЙСТВО ОБРАБОТКИ ИНФОРМАЦИИ ДЛЯ МНОГОКАНАЛЬНЫХ АНАЛИЗАТОРОВ Советский патент 1973 года по МПК G06F17/18 G06F7/00 

,1

Устройство относится к области многоканальных анализаторов с предварительной обработкой информации и может быть использовано в анализаторах с параллельно-последовательным обращением к памяти, а также при проектировании устройств накопления и обработки информации.

Известны устройства обработки информации для многоканальных анализаторов, использующие параллельный принцип обработки, содержащие блок памяти с регистрами адреса и числа, сумматор-сдвигатель, сдвигающий буферный регистр и внутреннее жесткое программное устройство.

Однако в известных устройствах увеличение точности предварительной обработки осуществляется за счет увеличения разрядности регистров.

С целью упрощения и увеличения быстродействия предлагаемое устройство содержит буферный регистр, ключ управления циклическим переносом, ключ блокировки, триггер обращения к нулевому каналу, элемент «ИЛИ и ключ обращения к нулевому каналу, вход которого соединен с нулевым выходом триггера обращения к нулевому каналу, а выход-с третьим входом куба памяти, единичный выход триггера обращения к нулевому каналу соединен со вторым входом адресного ключа, а его вход - со вторым

выходом блока управления, третий выход которого соединен с первыми входами элемента «ИЛИ и знакового разряда сумматорасдвигателя, второй вход знакового разряда сумматора-сдвигателя подключен к первому выходу блока управления, а третий - к выходу схемы блокировки, вход которой соединен со вторым выходом сумматора-сдвигателя, выход знакового разряда последнего подключен к одному из входов схемы циклического переноса, другой вход которой соединен с выходом элемента «ИЛИ, а его второй вход соединен с первым выходом блока управления, выход схемы циклического переноса подключен к третьему входу сумматора-сдвигателя, входы старщих и младщих разрядов буферного регистра соединены с первым выходом блока управления.

На чертеже приведена блок-схема предлагаемого устройства.

Предлагаемое устройство содержит регистр 1 адреса, адресные ключи 2, клуб памяти 3, триггер 4 обращения к нулевому каналу, блок 5 управления, ключ 6 обращения

к нулевому каналу, регистр 7 числа, сумматор-сдвигатель 8, старщий знаковый разряд сумматора Я ключ 10 блокировки переноса в старнлий знаковый разряд, щину // установки в нуль младших разрядов, щину/2 сдвига двух

старщих разрядов, щину 13 сдвига сумматоpa, элемент «ИЛИ 14, ключ 15 упразления Циклическим переносом, первый знаковый разряд буферного регистра 16, второй знаковый разряд буферного регистра 17, старшие разряды буферного регистра 18, младшие разряды буферного регистра 19.

В предлагаемом устройстве перенос из младшего знакового разряда сумматора подан на вход ключа 10, инверсный вход которого соединен с шиной 11 установки в нуль младших разрядов сумматора, а выход этого ключа подан на вход старшего знакового разряда сумматора 5. Шины 12 и 13 сдвига двух знаковых разрядов и полного сдвига сумматора соответственно поданы на входы элемента «ИЛИ 14, выход которого подан на вход ключа 15, а его второй вход соединен с выходом переноса из старшего знакового разряда сумматора 9.

Параллельно-последовательный принцип построения запоминающего устройства, имеюшего емкость 2п+2 (Зп + 3, 4/г-|-4 и т. д.) разряда при п+1 разрядном регистре числа, использован для последовательной обработки частей мантиссы или мантиссы и порядка числа. Для избежания повторной операции с младшей частью мантиссы сложение и вычитание проводят в дополнительном коде, причем шина 12 пролуокает цикличесвий перенос в младший разряд только при сдвигах. Ключ 10 с инверсным входом запрещает перенос из младших разрядов сумматора 9 в старший знаковый разряд при установке в нуль младших разрядов. Таким образом, старший знаковый разряд сумматора служит для хранения переноса из младшей части числа в старшую.

Для расширения возможностей устройства сумматор-сдвигатель 8 используется в качестве индексного регистра, для чего адрес поступает из блока 5 управления в сумматор, складываясь с его содержимым, а затем передается в регистр / адреса. В качестве дополнительного буферного регистра используется 2п+2 (Зп+3, 4rt+4 и т. д.).

Предлагаемое устройство рассматривается на примере сложения 2п+2-разрядных двоичных дробей.

Команда сложения происходит следуюшим образом.

1-й адрес поступает в сумматор-сдвигатель 8, складываясь с его содержимым, П-й адрес- iB регистр числа, код операции - в регистр микрокоманд, запуская микропрограмму сложения, в которой производится запись П-го адреса в нулевую ячейку и передача содержимого сумматора в регистр адреса, считы1вание младшей и старшей частей первого слагаемого и перенос их в буферный регистр, считы.вание нулевой ячейки и передача П-го адреса в регистр адреса, сложение младшей части буферного регистра и младшей части второго слагаемого в дополнительных кодах и передача результата в младшую часть буферного регистра, сдвиг двух старщих разрядов сумматора и установка в нуль всех разрядов, кроме старшего знакового (перенос в этом разряде), сдвиг двух старших разрядов сумматора, сложение старших частей буферного регистра и второго слагаемого и передача результата в буферный регистр, перевод ответа в прямой код и запись по второму адресу -(при необходимости).

Предмет изобретения

Устройство обработки информации для многоканальных анализаторов, содержащее блок управления, регистр адреса, соединенный входом с первым выходом сумматорасдвигателя, выход регистра адреса подключен к первому входу адресного ключа, выход

которого соединен с первым входом куба памяти, ко второму входу которого подключен регистр числа, соединенный с первым входом сумматора-сдвигателя, второй вход которого подключен к первому выходу блока

управления, отличающееся тем, что, с целью увеличения быстродействия и упрощения устройства, оно содержит буферный регистр, ключ управления циклическим переносом, ключ блокировки, триггер обращения к нулевому каналу, элемент «ИЛИ и ключ обращения к нулевому каналу, вход которого соединен с нулевым выходом триггера обращения к нулевому каналу, а выход - с третьим входом куба памяти, единичный выход триггера обращения к нулевому каналу соединен со вторым входом адресного ключа, а его вход-со вторым выходом блока управления, третий выход которого соединен с первыми входами элемента «ИЛИ и знакавого разряда сумматора-сдвигателя, второй вход знакового разряда сумматора-сдвигателя подключен к первому выходу блока управления, а третий - к выходу схемы блокировки, вход которого соединен со вторым выходом сумматора-сдвигателя, выход знакового разряда последнего подключен к одному из входов схемы циклического переноса, другой вход которой соединен с выходом элемента «ИЛИ, а его второй вход соединен с первым

выходом блока управления, выход схемы циклического переноса подключен к третьему входу сумматора-сдвигателя, входы старщих и младших разрядов буферного регистра соединены с первым выходом блока управлеНИЯ.

/