Процессор для оперативного корреляционно-спектрального анализа Советский патент 1975 года по МПК G06F17/15 

1

Изобретение относится к ооласти спектральных средств цифровой вычислительной техники, предназначенных для вычисления статистических характеристик случайных процессов. Процессор может быть использован при решении задач распознавания образов, идентификации, технической и медицинской диагностики.

Известно устройство, определяющее корреляционные и спектральные характеристики на основе методов быстрых ортогональных преобразований, которое содержит оперативное запоминающее устройство, соединенное с регистром-счетчиком адреса и с блоком коррекции, аналого-цифровые преобразователи, тактовый генератор. Недостаток известного устройства связан с большим объемом оперативной памяти.

Целью описываемого изобретения является уменьшение объема оперативной памяти процессора для определения корреляционных н спектральных характеристик исследуемых процессов.

Описываемое устройство отличается тем, что содержит в каждом канале блок выработки сомножителя, подключенный к цифро-аналоговому преобразователю, к регистру-счетчику адреса, а выходами соединенный с блоком Коррекции, один из входов блока выработки сомножителя подключай к тактовому генератору.

Другие отличия состоят в том, что блок выработки сомножителя содержит сумматор, соединенный входами с блоком сдвигающих регистров, охваченных обратной связью, и с блоком определения знака слагаемых, второй вход которого подключен к счетчику, и в том, что второй блок выработки сомножителя содержит промежуточный блок сдвигающих регистров, подключенный входом к аналогоцифровому преобразователю второго канала, а выходом - к блоку сдвигающих регистров. Для повышения точности получаемых оценок аналого-цифровой преобразователь напряжение-код второго канала содержит сбрасываемый интегратор входного напряжения.

На чертеже представлена блок-схема процессора оперативного корреляционно-спектрального анализа, предназначенного для вычисления 2, коэффициентов разложения корреляционной функции в ряд по функции ; олша р-го порядка, являющихся одновременно коэффициентами ортогонального разложения

спектральной плотности сигнала.

Можно показать, что наибольшее быстродействие процессора обеспечивается при переборе номеров коэффициентов разложения в циклах их коррекции при счете со стороны

старших разрядов, поэтому блок-схема процессора представляет именно этот вариант его функционирования. Оперативное запоминаюш,ее устройство 1 соединено двусторонними связями с блоком коррекции 2, а его адресные входы соединены с регистром-счетчиком адреса 3. Блоки 2 и 3 соединены с блоками 4 и 5, выработки сомножителей, блок 2 соединен также с выходом накопительного сумматора 6 в блоке 4 и с выходком накопительного сумматора 7 в блоке 5. Блоки 8 и 9 определения знака слагаемых состоят из поразрядных схем неравнозначности и схемы четности числа единичных сигналов на выходах схем неравнозначности. Блоки 4 и 5 содержат, кроме того, входные аналого-цифровые преобразователи 10 и 11, блоки 12 и 13 циклических сдвиговых регистров, в которых каждый сдвиговый регистр содержит соответственно 2 и 2 разрядов, счетчики сдвигов 14 и 15. В блоке 4 блок 10 соединен с блоком 12 через промежуточный блок 1Ь сдвиговых регистров, а в блоке 5 преобразователь 11 соединен с блоком 13 непосредственно. Выходы блоков 12 и 13 соединены соответственно со входами сумматоров 6 и 7, вторые входы которых соединены с выходами блоков 8 и 9. Счетные входы счетчиков сдвигов 14 и 15 объединены с входами сдвигов блоков 12 и 13 соответственно. Выходы счетчиков 14 и 15 соединены соответственно с входами блоков 8 и 9. Вход сдвига в блоке 13 и счетный вход счетчика 15 соединены с тактовым генератором 17. Выход переполнения (pz-2pi)-разрядка счетчика 15 соединен с входом сдвига блока 12 и со счетным входом счетчика 14. Выход переноса из старшего разряда счетчика 14 соединен со счетным входом регистра-счетчика адреса 3. Выход переноса из / 2-разряда блока 3 соединен с управляюш,им входом преобразователя 10 и входом сдвигов блока 16. Работа процессора происходит следующим образом. На один его вход подается сигнал У (г), который квантуется в блоке 10 через интервал времени - , по мере поступления новых отсчетов из преобразователя 10 они продвигаются в блоке 16. После поступления 2 отсчетов производится их передача в блок 12. Записанные в блоке 12 сигналы квантования циклически сдвигаются, и сигналы с его выхода прибавляются или вычитаются из содержимого сумматора 6 в зависимости от состояния блока 8, определяемого счетчиком сдвигов 14 и PI старшими разрядами счетчика - регистра адреса 3. Па другой вход процессора подается сигнал X(t), который квантуется в преобразователе 11 через интервал Адг -- 2 и в результате очередного квантования передается в блок 13, в котором наиболее старый отсчет, произведенный 2 интервалов длительности назад, при этом стирается. Записанная в блоке 13 информация циклически сдвигается, и сигналы с его выхода прибавляются или вычитаются из содержимого сумматора 7 в зависимости от состояния блока 9 определения знака ел агаемых, определяемого счетчиком сдвигов 15 и р2 младшими разрядами регистра-счетчика. Очередные значения сумм слагаемых из сумматора 6 и сумм слагаемых из сумматора 7 поступают в блок коррекции 2, где они используются для коррекции очередного коэффициента разложения. Коррекция всех определяемых 2 2+р2 оценок коэффициентов разложения производится за время lt. За это время в сумматоре 6 производится 2 циклов суммирования, а в сумматоре 7 циклов суммирования, т. е. на циклов суммирования в сумматоре 6 производится один цикл суммирования в сумматоре 7. В сумматоре 6 суммирование производится за время коррекции одного коэффициента разложения. Единичное суммирование в сумматоре 6 производится за время t - см .2 2Р1 + Р2 в сумматоре 7 а единичное суммирование производится за время г2,„ - - Таким образом. ОРг-2f)i При использовании методом частично-коррелированной выборки fy4; и время единичного суммирования в сумматоре 7 должно быть меньше времени единичного суммирования в сумматоре 6. Поэтому очередной циклический сдвиг в сумматоре 7, добавление единицы в счетчике 15 и добавление очередного слагаемого в сумматоре 6 производится по сигналам переноса от разряда счетчика 15, т. е. с частотой, в раз меньшей частоты тактового генератора 17. Командные сигналы квантования в преобразователе 10 и сдвигов в блоке 16 вырабатываются от импульсов переноса из р2-разряда блока 3. Командные сигналы очередного квантования в преобразователе 11 и сдвига в блоке 3 вырабатываются от импульсов переноса из старшего разряда из регистра-счетчика 3, т. е. после окончания очередного цикла коррекции определяемых оценок коэффициентов ортогонального разложения. При применении в качестве преобразователя 10 обычного преобразователя, определяюще1-о мгновенные значения входного сигнала, процессор имеет методическую погрешность из-за того, что получаемые с его помош,ыо отсчеты процессора могут служить лишь приближенной оценкой интегралов от входного процесса на интервалах квантования. При использовании в преобразователе 10 интегратора входного процесса, сбрасываемого в начале очередного интервала квантования, эта методическая погрешность устраняется. В качестве такого интегратора может быть использован обычный операционный усилитель с электронным управлением или сбрасываемый в начале очередного интервала квантования счетчик, подключенный .к преобразователю напряжение - частота импульсрв. Предмет изобретения 1. Процессор для оперативного корреляционно-спектрального анализа, содержащий оперативное запоминающее устройство, соединенное с регистром-счетчиком адреса и с блоком коррекции, тактовый генератор и в каждом из двух каналов - входной аналого-цифровой преобразователь, отличающийся тем, что, с целью уменьшения объема оперативной памяти, он содержит в каждом канале блок выработки сомножителя, подключенный первым и вторым входами к соответствующим входам аналого-цифрового преобразователя. третьим входом - к регистру - счетчику адреса, первый выход блока выработки сомножителя соединен с блоком коррекции, четвертый вход первого блока выработки сомножителя подключен к тактовому генератору, а четвертый вход второго блока - ко второму выходу первого блока выработки сомножителя. 2.Процессор по п. 1, отличающийся тем, что блок выработки сомножителя содержит сумматор, соединенный входами с блоком сдвигающих регистров, охваченных обратной связью, и с блоком определения знака слагаемых, второй вход которого подключен к счетчику, блок сдвигающих регистров соединен с первым и вторым входом блока, четвертый вход которого подключен к счетчику и блоку сдвигающих регистров, первый выход блока соединен с сумматором, а второй - с выходом счетчика. 3.Процессор по пп. 1 и 2, о т л и ч а ю щ и йс я тем, что второй блок выработки сомножителя содержит промежуточный блок сдвигающих регистров, подключенный входами к первому и второму выходам блока, а выходами - к основному блоку сдвигающих регистров, вход счетчика соединен с четвертым входом второго блока выработки сомножителя.