Динамическая ячейка памяти Советский патент 1976 года по МПК G11C11/40 

1

Изобретение относится к области электроники и вычислительной техники и может быть использовано в производстве интегральных запоминающих ycTpoiicTB для цифровых вычислительных машин.

Известны динамичесжие ячейки памяти, содержащие два МДП-транзистора. В этих ячейках памяти считывание производится с разрушением хранимой информации. Этот недостаток устранен в динамической ячейке намяти, содержащей два МДП-транзистора и запоминающий конденсатор. В ней стоки первого и второго транзисторов подключены к разрядной щипе, исток первого транзистора и первая обкладка запоминающего конденсатора - к затвору второго транзистора, вторая обкладка запоминающего конденсатора подсоединена к первой адресной шине, затвор первого транзистора - к второй адресной шине, а исток второго транзистора - к первой адресной шине.

Недостатками известной ячейки памяти являются малое время хранения информации и низкое быстродействие в режиме считывания. Иервый из указанных недостатков обусловлен тем, что заномима ощий конденсатор не может быть заряжен до напряжения, превышающего пороговое напряжение второго транзистора, так как в режиме хранения этот транзистор открыт и через него связаны разрядная шина и

первая адресная шина, что делает невозможным считывание из соседней ячейки. Второй недостаток объясняется возрастанием в процессе считывания напряжения на разрядной щине, уменьшением напряжения затвор-исток транзистора считывания, что приводит, следовательно, к уменьшению тока считывания. Кроме того, так как неред считыванием разрядная шина разрялсается до нулевого потенциала, то емкость ее велика и время заряда разрядной шины до величины, необходимой для считывания, также велико.

Цель изобретения - увеличение времени хранения информации и повышение быстродействия ячейки в режиме считывания.

Это достигается тем, что в ячейке исток второго транзистора подключен к второй адресной шине.

Иа чертеже представлена схема ячейки памяти, где 1 - первый транзистор; 2 - второй транзистор; 3 - запоминающий конденсатор; 4 - разрядная шина; 5 - перва-я адресная шина; 6 - вторая адресная шина.

Ячейка памяти молсет работать в режимах хранения, считывания, записи и регенерации информации.

В режиме хранения информации возможны два состояния элемента: нервое - запоминающий конденсатор 3 разряжен до нуля, второе - запоминающий конденсатор заряжен

до напряжения L3 2t/nop, где УЗ - напряжение на запоминающем конденсаторе; /7пор - пороговое ннпряжеппе транзисторов 1 и 2.

На шину 5 подается нулевой уровень папряжения, а на шппы 4 и 6 - уровень напряжения, соответствующий Lnop, в результате чего в обоих состояних напряжение на затворах транзисторов 1 и 2 оказывается меньще порогового и транзисторы закрываются, что исключает связь запоминающего копдепсатора с разрядной щппой 4 и связь разрядной шины со второй адресной шиной 6.

Перед считыванием разрядная шина 4 заряжается до высокого уровня напряжения Е , а при считывании величина напряжения на ней должна быть больше t/nop с тем, чтобы исключить проводимость транзисторов

2соседних ячеек, имеющих общую с выбранной разрядную Шипу 4 в том случае, когда запоминающие конденсаторы их заряжены.

В режиме считывания информации на адресную шину 6 подается пулевой уровень напряжения, а на адресную шину 5 - уровень напряжения, соответствующий пороговому f/nop. При этом транзистор 1 остается закрытым, а состояние транзистора 2 определяется состоянием запоминающего конденсатора. Если запоминающий конденсатор был разряжен, то напряжение на затворе транзистора 2 недостаточно для протекания тока через него и он остается закрытым. Если же запоминающий конденсатор был заряжен, то напрялсение на затворе транзистора 2 превышает пороговое, транзистор 2 открывается, и через него происходит разряд шины 4. Информация распознается по состояппю транзистора 2 - открыт или закрыт, причем независимо от изменения напряжения на разрядной шине 4 напряжение на затворе транзистора 2 остается постоянным.

В режиме записи информации на шину 5 подается уровень напряжения, соответствующий Lliop, а на шину G - высокий уровень напряжения f Sf/nop, открывающий транзистор 1. При этом для записи логического нуля па разрядную шпну поступает уровень напряжения, соответствующий L/nop, п конденсатор

3разряжается через открытый транзистор 1. Для записи логической единицы на разрядную щипу подается уровень напряжения, соответствующий SLijop, конденсатор 3 заряжается до напряжения величиной 2L/riop.

По окончании цикла записи на шину 6 поступает уровень напряжения, соответствующий (Упор, транзистор 1 закрывается и элемент переходит в режим хранения.

Регенерация информации осуществляется и следующем порядке: сначала считывание информации и определение состояния элемента, а затем запись считанной информации обратно в ячейку.

Новая динамическая ячейка памяти выгодно отличается от указанного прототипа.

В предлагаемой ячейке памяти запоминающий конденсатор заряжается до напряжения, равного 2t/nop, чем увеличивается время хранения информации (или период регенерацнн). Кроме того, улучшены условия считыванпя, так как при считывании напряжение на затворе второго транзистора не меняется, поэтому по мере разряда разрядной щины ток считывания не уменьшается, а остается постоянным. Заряд разрядной шины перед считыванием до высокого уровня напряжения обеспечивает малую емкость разрядной шины, что также приводит к уменьшению времени считывания. Наконец, в запоминающем элементе возможно применение как обычного конденсатора, так и конденсатора типа «бикап. В последнем случае снимаются ограничения на амнлитуду сигнала, подаваемого на первую адресную шину при считывании, так как когда «бикап разряжен, его емкость мала, а входная емкость второго транзистора велнка. В результате сигнал считывания не передается на затвор второго транзистора. При заряженном «бикапе его емкость велика, п сигнал считывания приложен к затвору второго транзистора. Таким образом, предлагаемая ячейка памяти позволяет существенно увеличить время хранения информации и повысить быстродействие в режиме считывания.

Формула изобретения

Динамическая ячейка памяти, содержащая два МДП-траизистора и запоминающий конденсатор, стоки первого и второго транзисторов нодключены к разрядной щине, исток первого транзистора и первая обкладка запоминающего конденсатора подключены к затвору второго транзистора, вторая обкладка запоминающего конденсатора подключепа к первой адресной щнне, а затвор первого транзистора- к второй адресной шине, отличающаяся тем, что, с целью увеличения времени хранения информации и повышения быстродействия в режиме считывания, в пей исток второго транзистора подключен к второй адресной шине.

JC