Двухтактный п-разрядный сумматор накапливающего типа Советский патент 1976 года по МПК G06F7/50 

выходу триггера, и с информахщонной шиной устройства, а другой вход шестого элемента соединен со вторым входом четвертого элемента И и с шиной переносов ( t + l)го разряда. Выходы четвертого и седьмого 5 элементов И подключены ко входам третьего элемента ИЛИ, третий вход к торого соединен с выходом первого элемента ИЛИ (I - 1)-го разряда. На чертеже приведена функциональная схема двухтактного сумматора (для двух разрядов). Сумматор содержит элементы И 1,2 элемент ИЛИ 3, триггеры 4, элементы И 5,6, элементы НЕ 7,8, элементы ИЛИ 9, 10, элементы И 11-13, шин разрешения инвертирования кода 14, шину управления 15, шину логических операций и гашения переноса 16, шину выдачи код второго слагаемого 17, шину инвертирова ния кода сумматора 18, информационную шину 19, шину переноса из i, - 1 разряд 20. Устройство работает следующим образ В исходном состоянии код первого сла емого хранится в регистре сумматора (триггеры 4). Код второго слагаемого по тупает в сумматор по шине ). : . По первому временному такту выполняется элементарная операция сложения по модулю 2. Для ее выполнения на шину 14 подается разрешающий потенциал, а на шину 17 - исполнительный импульс. Если в триггере 4 хранится код нуля, то на входе элемента И 11 имеет место сов падения трех сигналов низкого (высокого) уровня , Соответственно на выходе элемента И 11 будет сигнал, который через элемент ИЛИ 9 поступает на вход элемен та И 6. На потенциальном входе элемента И 5 сигнал отсутствует, так как элемент НЕ 8 инвертирует единичный сигнал с выхода элемента ИЛИ 9. Если код второго слагаемого в рассматриваемом разряде равен единице, то исполнительный импульс по цепи: элемент И 12, элемента ИЛИ 10, поступает на входы элементов И 5,6. Так как на входах элемента И 6 совпали два единичных сигнала, то исполнительный импульс поступает на единичный вход триггера 4 и устанавливает его в единичное состояние. Предварительный импульс с выхода элемента И 6 поступает на вход элемента ИЛИ 9 и далее на вход элемента И 6, что обеспечивает поступление исполнительного импульса только на единичный вход триггера 4. Таким образом, переключение трг гера из одного состояния в другое не

Бызывает изменения условий управления эл&ментов И 5, 6 и 1. Кроме рассмотренной цепи, импульс с выхода элемента ИЛИ 10 1-го разряда поступает на вход элемента ИЛИ 3 младшего разряда. В связи с тем, что триггер 4 переключался из нулевого в единичное состояние, импульс с выхода элемента ИЛИ 3 младшего разряда через элемент И 1 не проходит. Если в исходном состоянии в триггере 4 хранился код единицы, то исполнительный импульс по цепи: элемент И 12, элемент ИЛИ 1О, элемент И 5, поступает на нулевой вход триггера 4 и переключает его в нулевое состояние. Условия прохождения импульса только на нулевой вход триггера 4 обеспечены тем, что на входе элемента И 11 нет совпадения трех сигналов, на выходе элемента И 11 - нулевой потенциал, а на входе элемента И 5 - высокий потенциал за счет инвертирования нулевого потенциала элементом НЕ 8. Переключение триггера 4 в нулевое состояние не изменяет условия управления потенциальными входами элементов И 5,6, так как поступивший на нулевой вход триггера импульс через элемент НЕ 7 запрещает на время длительности этого импульса работу элемента И 11. И в этом случае условия управлением входами элементов И 5,6 и 1 сохраняются независимо от переключения триггера 4. Импульс с выхода элемента ИЛИ 10 через элемент ИЛИ 3 младшего разряда поступает на вход элемента И 1 и проходит в следующий старший разряд до переключения триггера 4, что сокращает время распространения переноса на время переключения триггера. Это повышает быстродействие работы устройства. По второму временному такту формируется результат суммирования двух чисел. Как было отмечено выше, формирование и рас ространение переноса в I -ом разряде начинается сразу же после появления первого исполнительного импульса. Формирование поразрядного и сквозного переноса в С -ом разряде сумматора соответствует следующему логическому выражению, VP.,/Y.U,), где U, i - значение сигнала шины управлеия инвертированием; YO - сигнал на нулевом входе тригера 4; Y, - сигнал на единичном входе триггера 4. После распространения сигнала перено са на шину 15 подается импульс сложения. Если в С -и разряд поступил перенос из ( L + 1)-го разряда, то импульс сложения по цехш: элемент И 13, элемент ИЛИ 10, поступает на входы элементов И 5, 6 и производит инвертирование триггера 4. Если до прихода импульса сложения в триггере 4 хранился код единицы, сигнал переноса по цепи: элемент И 1, элемент ИЛИ 3 поступает в старший разряд. Если в I -ом разряде хранился код нуля, а второе слагаемое х равно единице, то при переключении триггера 4 прекрашается выдача сигнала переноса в старший раз ряд, что при определенных обстоятельствах может Щ)ивести к сбою работы устройств В рассматриваемом устройстве наличие связи выхода элемента ИЛИ 10 со входом элемента ИЛИ 3 исключает влияние переключения триггера 4 sa формирование переноса на время, равное длительности импульса сложения, что повышает надежность работы устройства. Рассмотрим выполнение логических и вспомогательных операций. До начала выполнения логического сложения первое слагаемое хранится в регист ре (триггер 4), а второе слагаемое поступает по шине X j . Для выполнения логического сложения на шину 16 подается потенциал разрешения выполнения этой операции, на шину 17 - исполнительный импульс. Если код второго слагаемого равен единице, то исполнительный импульс по цепи: элемент И 12 элемент ИЛИ 10 и элемент И 6, поступает на единичный вход триггера 4. Если код второго слагаемого равен нулю, то состояние триг гера 4 не изменяется. Таким образом, сумматор реализует следующее логическое выражение: .X.VYiX.YiVX, соответствующее логическому сложению кодов двух чисел. До начала выполнения логического умножения первый код хранится в триггерах 4, а второй код поступает по шине х j . Как правило, в устройствах, выполняющих операции сложения и вычитания, гфедусмат риваются логические элементы И для пере дачи прямого и инверсного кодов, храняшихся в хфиемном регистре (на чертеже не показан). При наличии логическогоэлемента для передачи инверсного кода операция выполняется за один временный такт за счет подачи исполнительного им- пульса на шину передачи инверсного кода. В этом случае исполнительный кмпульс через элемент ИЛИ 10 поступает на элемент И 5 и устанавливает в нулевое состояние триггер 4, т. е. в единичном состоянии остаются только тригг ы тех разрядов, в которых значение кода второго сомножителя равно единице. С целью сокращения временных задержек в цепях переносов широко применяются схемы групповых переносов сигналов. Для ускорения выключения логических элементов в цепях переносов применяются цепи гашения переносов. Для гашения переносов в каждом разряде требуется как минимум один диод. Предложенное устройство не требует дополнительного оборудования для выполнения этой вспомогательной операции, гашение переносов во всех разрядах осуществляется за счет подачи сигнала на шину 16. Предложенное устройство выполнено только на трех типах логических элементов (и, ИЛИ, НЕ) и содержит один триггер на каждый двоичный разряд. При этом обеспечено повышение быстродействия и расширение функциональных возможностей устройства. Формула изобретения Двухтактный г - разрядный сумматор накапливающего типа, содержащий в каждом L-OM разряде ( L 1,2, ...,п) триггер типа R - S , установочные входы которого подключены к выходам двух элементов И, одни из входов которых соединены между собой и подключены к выходу первого элемента ИЛИ, выход второго элемента ИЛИ соединен с другим входом первого элемента И и через элемент НЕ - с другим входом второго элемента И, выход которого подключен через второй элемент НЕ ко входу третьего элемента И и с одним из входов четвертого элемента И, соответствующие входы второго элемента ИЛИ соединены с выходом третьего элемента И, другие входы которого подключены к первой шине управления и инверсному выходу триггера соответственно, со второй шиной управления и с выходом первого элемента И, элементы И, ИЛИ, отличающийся тем, что, с целью упрощения устройства и повышения быстродействия, в нем входы первого элемента ИЛИ соединены с выходами пятого и шестого элементов И, первые входы которых подключены к соответствующим шинам управления; второй вход