Устройство для вычисления логарифмической функции Советский патент 1976 года по МПК G06F7/38 

Изобретение относится к цифровой вычислительной технике и может применяться при аппаратном вычислении элементарных функций, в частности в специализированных двоичных цифровых вычислительных машинах с фиксированной запятой.

Известно устройство для вычисления логарифмической функции, а именно гиперболических СИнуса и косинуса, содержащее блок управления, выходы которого соединены с управляющими входами накопительных и сдвигающего регистров и входом блока памяти, выходы накопительных регистров соединены с входами одноразрядных сумматоров-вычитателей, выходы которых соединены с входами накопительных регистров, второй выход второго накопительного регистра соединен С входом блока определения цифры псевдочастного, выход которого соединен с управляющими входами второго и третьего одноразрядных сумматоров-вычитателей, третий выход второго накопительного регистра соединен через блок определения сходимости и блок сброса с входом блока управления, другие вход и выход которого подсоединены к блоку повторения итераций, второй выход третьего накопительного регистра соединен с входом сдвигающего регистра.

Цель изобретения - расширение класса реHiaeMbix задач путем вычисления логарифмической функции.

Для этого в предлагаемое устройство введены два вентиля, одни входы которых соединены с выходами блока памяти, к вторым входам подсоединен выход блока определения цифры псевдочастного, выходы вентилей соединены с вторым входом первого одноразрядного сумматора-вычитателя, а выход-сдвигающего регистра соединен с вторыми входами второго и третьего одноразрядных сумматоров-вычитателей.

На чертеже показана блок-схема предлагаемого устройства для вычисления логарифмической функции. Устройство содержит одноразрядные сумматоры-вычитатели 1-3 комбинационного типа, накопительный сдвигающий регистр 4, вентили 5, 6, блок 7 памяти, выполнениый в виде односторонней памяти с поразрядной (последовательной) выборкой двух слов одновременно, накопительный сдвигающий регистр 8, сдвигающий последовательный регистр 9, накопительный регистр 10, блок 11 анализа сходимости (схема сравнения значения разрядов регистра псевдоделителя с логическим нулем).

знаковый разряд 12 регистра 8, блок 13 определения цифры псевдочастного, блок 14 управления, блок 15 сброса (остановки), блок 16 повторения каждой четвертой итерации, щины 17 тактовых сдвигающих импульсов со

схемы управления, шина 18 управляющего входа сумматора-вычитателя. Параллельно-последовательная структура устройства, которая обеспечивает оптимальное соотношение между быстродействием и объемом используемой аннаратзфы, состоит из трех рециркуляционных ячеек. В каждую рециркуляционную ячейку входят накопительный регистр и одноразрядный сумматор, входы и выходы которых соединены между собой в кольцо. На второй вход сумматора-вычитателя 1 через вентили 5 и 6 подаются последовательно, начиная с младшего, значения разрядов константы In (1+2-) или In (1-2-) из блока памяти 7. Вентиль 5 открывается при значении цифры псевдочастного (,; + 1, вентиль 6-при цифре qi - - 1. Значение константы 1п(1-2-) в блоке памяти записано в дополнительном коде, что исключает режим вычитаяия в сумматоре-вычитателе 1. Выходы всех разрядов, расположенных после двоичной за пятой, цакопительного регистра 8 подаются на .блок 11 анализа сходимости, выход которого соединен с входом блока 15 сброса, соединенного с блоком управления 14. Знаковый разряд 12 регистра 8 соединен с входом блока 13 определения цифры псевдочастного qj, в качестве которого может использоваться триггер и выход которого соединен с входом управления сумматоров-вычитателей 2 и 3. На управляемые входы 18 этих сумматоров-вычитателей подается сигнал с выхода сдвигаюшего последовательного регистра 9. На выходы сдвига всех регистров и вход чтения блока памяти 7 с шин 17 блока управления 14 поступают тактовые сдвигающие импульсы. В начальном состоянии в регистре 4 находится нулевое значение; в регистре 8-значение аргумента X, уменьшенное на единицу; в регистре 10-единица. Вычисление логарифмической функции для интервала изменения аргумента (l+7;2-W+ 2 в предлагаемом устройстве основано на параллельном решении в итерационном процессе следуюших разностных рекуррентных соотношений: г, r, q XjI-a) f +1 при г, :SlSrnr..:r / 0,1п q, : sign . I 1 при Х, ; Xf,i Xj + qjXj2.-(i) Y, 0; Yj,.i У + In (1 + )-(+i) Каждое приведенное соотношение вычисляется последовательно за (я+т) тактов где п - число разрядов аргумента; m - число дополнительных разрядов для компенсации погрешности округления (усечения) при сдвиге. 8 noТак как нри для цифр псевдочастного -1 условие сходимости (исправляемости итераций) итерационного процесса г () не выполняется для ряда значений аргумента X (например 1, 1 + 1, 2; I, 43-1, 49, 1, 85), то для устранения зон несходимости необходимо и достаточно повторить по два раза только каждую четвертую итерацию. В этом случае обеспечивается выполнение условия сходимости итерационного процесса, так как (+i)+ 2 ft /i 4p где .p 1, 2, 3..., Ent I - - номер ряемой итерации. В повторяемых по два раза итерациях с порядковыми номерами / 4, 8, 12, 16,... число сдвигов и константа In(l+() не меняются, но значение цифры псевдочастного qj может быть различным. В любой итерации с блока управления 14 выдается серия сдвигающих тактовых импульсов. По знаку содержимого регистра 8 в блоке 13 вырабатывается очередное значение gj для следующей итерации. Содержание накопительных регистров рециркуляционных ячеек суммируется или суммируется - вычитается (для сумматоров-вычитателей 2 и 3) с константами In(l+() или со сдвинутым. значением содержания регистра 9. Полученный результат каждой итерации последовательно заносится в освобождающиеся при сдвите старщие разряды накопительных регистров рециркуляционных ячеек. После выполнениям+ Ent| -| +1 итераций в регистре 4 находится значение логарифмической функции, в регистре 8-нулевое значение, а в регистре 10-приближенное значение аргумента. Однако для большинства значений аргумента итерационный процесс вычисления сходится на итерации, номер которой меньше величины п + Ent I -1 + 1. При этом в регистре 4 находится точное значение логарифмической функции. В регистре 8 содержание равно нулю, и блок 11 выдает ситнйл сброса в блок 15 ля остановки процесса вычисления на слеующей итерации. Этим обеспечивается асинронный режим -процесса вычисления, и прозводительность значительно повышается. Блок 16 повторения по два раза каждой етвертой итерации не изменяет число сдвиов и константу в следующей итерации. Блок овторения итераций состоит из счетчика, деифратора и логических элементов.

Для практическ) требуемой точности вычислений максимальное время процесса вычисления в тактах .

Параллельно-носледовательная структура предлагаемого устройства состоит из стандартных простых цифровых элементов и обладает однородностью и регулярностью, что соответствует требованиям и возможностям современной интегральной технологии.

Работа устройства проверена путем моделирования на ЦВМ «Минск-22.

Формула изобретения

Устройство для вычисления логарифмической функции, содержащее блок управления, выходы которого соединены с управляющими входами накопительных и сдвигающего регистров и входом блока памяти, выходы накопительных регистров соединены с входами одноразрядных сумматоров-вычитателей, выходы которых соединены с входами накопительных регистров, второй выход второто накопительного регистра соединен с входом блока определения .цифры псевдочастного, выход которого соединен с управляющими входами второго и третьего одноразрядных сумматороввычитателей, третий выход второго накопительного регистра соединен через блок определения сходимости и блок сброса с входом блока управления, другие вход и выход которого тюдсоединены к блоку повторения итераций, второй выход третьего накопительного регистра соединен с входом сдвигающего регистра, отличающееся тем, что, с целью расширения функциональных возможностей путем вычисления логарифмической функции,

в него введены два вентиля, одни входы которых соединены с выходами блока памяти, к вторым входам подсоединен выход блока определения цифры псевдочастного, выходы вентилей соединены с вторым входом первого

одноразрядного сумматора-вычитателя, а выход сдвигающего регистра с вторыми входами второго и третьего одноразрядных суммаTODOB-вычитателей.