Запоминающее устройство Советский патент 1977 года по МПК G11C11/00 

устройства, второй выход блока декодирования соединен со входом блока регистрации отказов, выход которого подключен ко входу блока задания номера заменяющей ячейки памяти накопителя, выходы которого соединены со вторыми управляющими входами коммутаторов.

На чертеже показана функциональная схема предлагаемого устройства.

Оно содержит информационные шины 1, подключенные к одним входам элементов ИЛИ 2, выходы которых подключены к информационным входам регистра слова 3, а выходы последнего к информационным входам блока кодирования 4, выходы которого подключены к одним из входов коммутатора 5. Его выходы подключены к первым входам элементов И 6, вторые входы которых подключены к выходу генератора синхроимпульсов 7. Выходы элементов И 6 связаны с информационными входами накопителя 8, содержащего л сдвиговых регистров ячеек, управляющие входы которых подключены к выходу генератора синхроимпульсов 7.

Выходы накопителя 8 подсоединены к одним из входов коммутатора 9, а его выходы подключены к информационным входам блока декодирования 10, первые выходы которого связаны со вторыми входами элементов ИЛИ 2. Вторые выходы блока декодирования 10 подсоединены ко входам блока регистрации отказов 11, а третьи выходы - к другим входам коммутаторов 5 и 9. Выходы блока регистрации отказов И соединены с одними входами блока задания номера заменяющей ячейки памяти 12 накопителя, выходы которого подключены к управляющим входам коммутаторов 5 и 9. Иервый выход блока управления 13 связан с соответствующим входом адресного блока 14, а вторые выходы блока управления 13 связаны с управляющими входами блока кодирования 4, коммутаторов 5, 9, блока декодирования 10, блока регистрации отказов 11, блока задания номера заменяющей ячейки памяти 12. Блок управления 13 имеет также входы 15, 16 .{начало операции и код операции соответственно) и выход 17 (конец операции).

Второй вход адресного блока 14 связан с адресными шинами 18 устройства, а третий вход с выходом генератора синхроимпульсов 7. Выход адресного блока 14 подключен к управляющему входу регистра слова 3, выходы которого подключены также к выходным информационным шинам 19 устройства.

Информационное слово поступает на входы 1 и через элементы ИЛИ 2 записывается в ре-гистр слова 3, а с выходов последнего поступает на блок кодирования 4 или на выходы 19. В блоке кодирования 4 в соответствии с информационными разрядами происходит образование контрольных разрядов. Через коммутатор 5 и элементы И 6 слово постуиает на сдвиговые регистры накоиителя 8. Импульсы,

постАпившие от генератора синхроимпульсов 7 па сдвигающие пепи регистров накопителя 8, осуществляют синфазный и синхронный сдвиг информации.

Содержание каждого сдвигового регистра соответствует одному разряду всех слов, т. е. происходит прфаллельная запись, сдвиг и считывание слов. С выходов регистров через коммутатор 9 слово поступает ка блок декодирования 10, а потом перезаписывается в регистр слова 3. В блоке регистрации отказов 11 фиксируется число обнаружеиных ошибок в каждом регистре и достижение определенного, наперед заданного числа, свидетельствует о появлении отказа в регистре. При этом происходит замена этого же регистра при иомощи блока задания номера заменяющей ячейки памяти 12. Принцип замены состоит в том, что при отказе t-ro регистра накопителя 8, информация пересылается в самый младший исправно работающий регистр, а его информация автоматически стирается. Коммутаторы 5 и 9 подключают блок кодирования 4 и блок декодирования 10 только к исправно работаюи им регистрам накопителя 8. Блок управления синхронизирует рабогу всего устройства.

Таким образом, описываемое запоминающее устройство выполняет те же функции, что и известное, но является более надежным в раз при незначительных дополнительных аппаратурных затратах, что приводит к повышению его технико-экономической эффективности по сравнению с прототипом во столько же раз.

Формула изобретения

Запоминающее устройство, содержащее регистр слова, один из входов которого подключен к первым выходам адресного блока, второй выход адресного блока соединен со входом генератора синхроимпульсов, вход аа,рёспого блока соедипен с первым выходом блока управления, второй выход которого соединен с первыми управляющими входами коммутаторов, накопптель, выходы которого подключены к ииформацпонным входам первого коммутатора, отличающееся тем, что, с целью повышения информационной надежности устройства, в него введены блок регистрации отказов, блок декодирования, блок задания иомера заменяющей ячейки иамяти накопителя, элементы И, ИЛИ, блок кодирования, входы которого через регистр слова подключены к выходам элементов ИЛИ, выходы блока кодирования соединены со входами второго коммутатора, выходы которого подключены к первым входам элементов И, вторые входы элементов PI подсоединены к выходу генератора синхроимпульсов, выходы элементов И соединены со входами накопителя, выходы первого коммутатора подключены к ниформационным входам блока декодирования, управляющий вход которого соединен со

вторым выходом блока управления, с управляющим входом блока регистрации отказов , управляющим входом блока задания номера заменяющей ячейки памяти накопителя, управляющим входом блока кодирования, первый выход блока декодирования соединен с одним из входов элементов ИЛИ, другие входы которых подключены к информационным шинам устройства, второй выход блока декодирования соединен со входом блока регистрации отказов, выход которого подключен ко

входу блока задания номера заменяющей ячейки памяти накопителя, выходы которого соединены со вторыми управляющими входами коммутаторов.

Источники информации, принятые во внимание при экспертизе:

1.Заявка Франции № 2206559, кл. G ПС 19/00, 12.07.74.

2.Патент США Л 3735361, кл. 340-172,5, 22.05.73 (прототип).