Делитель на 5 Советский патент 1977 года по МПК H03K23/02 

дом триггера памяти первого разряда и с пулевым входом первого коммутационпого триггера, прп этом пулевой выход триггера памяти третьего разряда подключеп ко входам элемептов PI-НЕ первого и второго разрядов, нулевой выход триггера памяти второго разряда - к пулевому входу первого коммутациоппого триггера, другой нулевой вход которого соединен с выходом элемента И-НЕ третьего разряда.

На чертеже представлена структурпая электрическая схема предлагаемого делителя.

Устройство содержит элементы 1-3 И-НЕ, элементы 4 и 5, 6 и 7, 8 и 9 И-НЕ, образующие соответственно триггеры памяти первого, второго и третьего разрядов, элементы 10 и И, 12 и 13 И-НЕ, образующие коммутационные триггеры, входную щину 14 и выходную шину 15.

Устройство работает следующим образом.

В исходном состоянии триггеры памяти всех разрядов находятся в нулевом состоянии, а тактирующий сигнал, поступающий на входную шину 14, отсутствует (равен логическому нулю). В этом случае иа выходах элементов 2, 3, б, 8, 10, И, 12, 13 будет сигнал, равный логической единице, на выходах остальных элементов будет сигнал, равный логическому нулю. С нриходом первого тактирующего импульса открывается элемент 12 и на его выходе ноявляется сигнал, равный логическому нулю, который устанавливает триггер памяти первого разряда в единичное состояние. Наличие связи с выхода элемента 12 на вход элемента 13 препятствует появлению на выходе элемента 13 сигнала, равного логическому нулю в мо.мент действия тактирующего сигнала. Носле окончания действия тактирующего сигпала на выходе элемента 13 появляется сигнал, равный логическому нулю, а на выходе элемента 10 - сигнал, равный логической едиП1ще. Поэтому с приходом второго тактирующего и.миульса логический нуль появляется на выходе элемента 2, который устанавливает триггер памяти второго разряда в единичное состояние, а триггер намяти нервого разряда - в нулевое. Наличие связей с выхода элемента 2 на входы элементов 10 и 3 препятствует появлению на выходах этих элементов сигнала, равного логическому нулю в момент действия тактирующего сигнала. После окончания действия второго тактирующего имнульса на выходе элемента 10 появляется сигпал, равный логическому нулю, и поэтому с приходом третьего тактирующего импульса логический нуль ноявляется на выходе элемента 3, устанавливая триггер намяти третьего разряда в единичное состояние. Сигнал, равный логическому нулю, с нулевого выхода триггера памяти третьего разряда (элемент 8) устанавливает в нулевое состояние триггер намяти второго разряда. Наличие связи с выхода элемента 3 на входы элементов 7 и 12 препятствует появлению на выходах этих схем .1огического нуля в момент действия тактируюи1,сго сигнала. С приходом четвертого тактирующего импульса открывается элемент 12, устанавливая триггер памяти первого разряда в единичное состояние. После окончания действия тактирующего имиульса иодготовленпым к срабатыванию оказывается элемент 11, иоскольку на выходах элементов 1 и 10 логическая единица. Следовательно, с приходом иятого тактирующего импульса на выходе

элемента И появляется сигнал, равный логическому нулю, который поступает на выходную шппу 15 и возвращает схему в исходное состояние, устанавливая триггеры намяти нервого и третьего разрядов в нулевое состояние.

Таким образом, на пять входных импульсов схема выдает один выходной импульс, т. е. осуществляет деление на 5.

Формула изобретения

Делитель на 5, содержащий три разряда, каждый из которых содержит триггер памяти

и элемент И-НЕ, и коммутационные триггеры, причем к входной шине подключены единичный вход первого коммутационного триггера, нулевой вход второго коммутационного триггера и входы элементов И-НЕ второго и

третьего разрядов, единичный выход первого коммутационного триггера подключен к нулевому входу триггера памяти первого разряда и к нулевому входу второго коммутационного триггера, единичный выход которого соединен

с нулевым входом нервого коммутационного триггера, а нулевой выход - с единичным входом триггера памяти первого разряда, единичный выход которого подключен к единичному входу второго коммутационного триггера, при

этом выход элемента И-НЕ второго разряда соединен со входом элемента И-НЕ третьего разряда и с единичным входом триггера намяти второго разряда, единичный выход которого подключен ко входу элемента И-НЕ

третьего разряда, выход которого соединен с единичными входами триггеров намяти второго и третьего разрядов, а нулевой выход триггера памяти третьего разряда подключен к нулевому выходу триггера памяти второго разряда, отличающийся тем, что, с целью повышения надежности работы устройства, выход элемента И-НЕ первого разряда соединен с единичным входом первого коммутационного триггера, единичный выход которого

подключен ко входам элементов И-НЕ первого и второго разрядов и к нулевому входу триггера намяти третьего разряда, а нулевой выход-ко второму элемента И-НЕ второго разряда, выход которого соединен с нулевым

входом триггера памяти первого разряда и с улевым входом первого коммутационного риггера, при этом нулевой выход триггера памяти третьего разряда подключен ко входам лементов И-НЕ первого и второго разрядов,

улевой выход триггера памяти второго раз5ряда - к лулевому входу первого коммутационного триггера, другой нулевой вход кото6рого соединен с выходом элемента И-НЕ третьего разряда.