Многопрограмный делитель частоты Советский патент 1979 года по МПК H03K23/02 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах, где необходимо деление последовательности входных импульсов на число, как целое, так и дробное, задаваемое в процессе работы устройства соответствующим управляющим сигналом. Кроме того, предлагаемый делитель может быть использован для распределения тактирующих сигналов, а также сигналов, длительность которых равна периоду следования тактирующих сигналов по m выходным каналам, где m - переменное, задаваемое в процессе работы устройства соответствующнм управляющим сигналом. Известны делители частоты, содержащие RS-трнггеры н элементы ИЛИ-НЕ. Первое из известных устройств выполнено на трехразрядном двоичном счетчике и содержит триггеры и цепи обратной связн, построенные на потенциальных логических элементах И-НЕ, ИЛИ-НЕ. Однако этот делитель осуществляет деление входной последовательности импульсов только на фиксированное число 2. 5, что существенно снижает область его применения. Второе из известных устройств содержит три разряда, каждый из которы состоит из триггера памяти, коммутационного триггера и элемента И--НЕ. Недостаток этого устройства - низкие .тогнческне возможности, поскольку он осуществляет деление частоты только на фиксированное чнсло 5. Наиболее близким техиическим рещением является устройство, каждый разряд которого состоит из триггера памяти, коммутационного триггера, выполненных на паре перекрестно соединенных ИЛИ-НЕ, и элемента ИЛИ-НЕ, причем последний разряд каждого распределителя содержит дополнительный коммутационный триггер. Это устройство позволяет осуществить деление последовательности входных нмпульсов на целое чнсло, причем коэффициент деления может меняться управляющими сигналами в процессе работы устройства. Однако известное устройство имеет низкий днапазон деления частоты, поскольку не позволяет осуществить деление входной последовательности импульсов на дробное число. Цель предлагаемого изобретения - расширение диапазона деления частоты. Для этого в многопрограммный делитель частоты, содержащий два п-разрядных распределителя, каждый разряд из которых соетоит из триггера памяти коммутационного триггера и элемента ИЛИ-НЕ, а последний разряд каждого распределителя содержит дополнительный коммутационный триггер и дополнительные элементы ИЛИ-НЕ, при этом единичный выход триггера памяти каждого разряда, кроме последнего, соединен с нулевым входом коммутационного триггера последующего разряда, единичный выход триггера памяти последнего разряда соединен с нулевым входом дополнительного коммутационного триггера, нулевой выход коммутационного триггера данного разряда соединен с единичным входом триггера памяти ого же разряда, с нулевым входом триггера памяти предыдущего разряда и с единичным входом коммутационного триггера после дующего разряда, нулевой выход дополнительного коммутационного триггера соединей с нулевым .входом триггера памяти последнего разряда, тактирующий сигнал подан на единичные входы всех коммутационных триггеров, а управлякнцие сигналы - на первые входы элементов ИЛИ-НЕ каждого разряда, выходы соединены с нулевыми входами коммутационных т|жггеров данного разряда,нулевой выход коммутационного триггера последнего разряда н едяничный выход допаднйтельного коммутационного триггера каждого распределителя соединены с другими входами э,тементов ИЛИ-НЕ каждого разряда распределителя, нулевой выход коммутационного триггера последнего разряда и выходы дополнительного коммутационного триггера второго распределителя соединены со входами первого дополнительного элемента ИЛИ-ЙЕ, 0ЫХОД которого подключен к первому входу второго деполнительного элемента ИЛИ-НЕ, второй вход которого соединен с нулевым выходом коммутационного триггера последнего разряда первого распределителя. На чертеже представлена структурная электрическая схема предлагаемого многопрограммного делителя частоты. Он содержит триггеры 1-5 памяти лервого распределителя, триггеры б-10 памяти второго распределителя коммутационные триггеры П -16 первого распределителя, коммутационные триггеры 17-22 второго распределителя, элементы 23-27 и 28-32 соответственно первого и второго распределителей. Дополнительные элементы ИЛИ-НЕ 33 и 34. Тактирующий сигнал поступает на за-жйм 35, управляющие сигналы поступают на зажимы 36-45, выходные сигналы снимаются с зажимов 46-56 Предлагаемый многопрограммный делитель частоты работает следующим образом. В исходном состоянии триггер 5 памяти последнего разряда первого распределителя находится в единичном состо5шии, остальные триггеры памяти обоих распределителей находятся в нулевом состоянии. На зажиме 35 - сигнал, равный логической единице. Допустим, необходимо осуществить деление входной последовательности импульсов на 2,5. В этом случае на зажимы 38 и 44 поданы управляющие сигналы, равные логическому нулю. На остальные управляющие контакты поданы сигналы, равные логической единице. С приходом на зажим 35 первого тактирующего импульса, равного логическому нулю, на нулевом выходе триггера 16 появляется сигнал, равный логической единице, который устанавливает триггер 5 в нулевое состояние. Одиовременно сигнал, равный логической единице, появляется на нулевом выходе триггера 20, который устанавливает триггер 9 в единичное состояние. Наличие связи с нулевого выхода триггера 20 на единичный вход триггера 21 препятствует появлению на нулевом выходе последнего сигнала, равного логической единице, в момент действия данного входного сигнала. С приходом второго тактирующего импульса г, сигнал, равный логичесютй единице, появляется иа нулевом выходе триггера 21, который устанавливает триггер 10 в единичное состояние, а триггер 9 в нулевое состояние. Наличие связи с нулевого выхода триггера 21 на единичный вход триггера 22 препятствует пояляемпо на нулевом выходе последнего сигнала, равного логической единице, в момент действия данного входного сигнала, в тоже время налнчне связи с нулевого выхода триггера 21 на вход элемента ИЛИ-НЕ 33 ирепятствует появлению на выходе его сигнала, равного логической еднннце, в момент данного входного сигнала, хотя и на нулевом и на еднничном выходах триггера 22 появляются сигналы, равные логаческому нулю. После окончания тактирующего сигнала на нулевом выходе триггера 21 появляется сигнал, равный логическому нулю, поэтому иа выходе элемента ИЛИ-НЕ 33 появляется снгнал, равный логической еднннце, который через элемент ИЛИ-НЕ 34 поступает на эажнм 56. Одновременно снгнал, равный логической единице, появляется н выходе элемента ИЛИ-НЕ 25. Поэтому с прнходом третьего тактирующего импульса на нулевом выходе триггера 13 появляется снгнал, равный логической еднннце, который устанавливает триггер 3 в еднннчное состояние. Одновременно снгнал, равный логической единице, появляется на нулевом выходе триггера 22, который устанавливает трнггер 10 в нулевое состояние, при этом на выходе элемента ИЛИ-НЕ 33 снова появляется сигнал, равный логическому нулю. После окончания

действия тактирующего импульса на единичном выходе триггера 22 появляется сигнал, равный логической единице, поэтому на выходе элемента ИЛИ-НЕ 25 снова появляется сигнал, равный логическому нулю. Поэтому с приходом четвертого тактирующего импульса, сигнал, равный логической единице, появляется только на нулевом выходе триггера 14, устанавливая триггер 4 в единичное состояние, а триггер 3 в нулевое состояние. Аналогично с приходом пятого тактирующего импульса, сигнал, равный логической единице, появляется на нулевом выходе триггера 15, который устанавливает триггер 5 в единичное состояние, а триггер 4 в нулевое состояние, и который через элемент ИЛИ-НЕ 34 поступает на зажим 56. После окончания тактирующего импульса устройство возвращается в исходное состояние. Таким образом, на пять входных импульсов схема выдает два выходных, т.е. происходит деление частоты на 2,5.

Для осуществления деления частоты на 1,5 управляющие сигналы, равные логическому нулю, поступают на зажимы 39 и 45, для деления частоты на 3,5 сигнал, равный логическому нулк, подается на зажимы 37 и 43. Аналогично может быть осуществлено деление частоты на другое число, как целое, так и дробное.

Формула изобретения

Многопрограммный делитель чаетоты, содержащий два п-разрядных распределителя, каждый разряд которых состоит из триггера памяти коммутационного триггера и элемента ИЛИ-НЕ, а последний разряд каждого распределителя содержит дополнительный коммутационный триггер и дополнительные

элементы ИЛИ - ПК, ггри этом единичный выход триггера памяти каждого разряда, кроме последнего, соединен с нулевым входом коммутационного триггера последующего разряда, единичный выход триггера памяти последнего разряда соединен с нулевым входом дополнительного коммутационного триггера, нулевой вход коммутационного триггера данного разряда соединен с единичным входом триггера памяти этого же разряда, с нулевым входом триггера памяти предыдущего разряда и с единичным входом коммутационного триггера последующего разряда, нулевой выход дополнительного коммутационного триггера соединен с нулеS вым входом триггера памяти последнего разряда, тактирующий сигнал подан на единичные входы всех коммутационных триггеров, а управлякУщие сигналы - на первые входы элементов ИЛИ-НЕ каждого разряда, выходы которых соединены с нулевыми входами коммутационных триггеров данного разряда, отличающийся тем, что, с целью расщирения диапазона деления частоты, нулевой выход коммутационного последнего разряда и единичный выход дополнительJ ного коммутационного триггера каждого рас пределителя соединены с другими входами элементов ИЛИ-НЕ каждого разряда другого распределителя, нулевой .выход коммутационного триггера последнего разряда и выходы дополнительного коммутационного

триггера второго распределителя соединены со входами первого дополнительного элемента ИЛИ-НЕ, выход которого подключен к первому входу второго .дополнительного э,яемента ИЛИ-НЕ, второй вход которого соединен с нулевым выходом коммутационного триггера последнего разряда первого распределителя.

it$f04304 645

/