Устройство для умножения Советский патент 1978 года по МПК G06F7/39 

(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

1

Изобретение относится к области вычислительной техники и может быть использовано В цифровых вычислительных машинах, работающих В реальном масштабе времени.

Известны устройства умножения, содержащие регистры сомножителей, результата, сумматор, блок уираВоТения и логические элементы 1. Однако с помощью этого устройства невозможен последовательный ввод разрядов сомножителей с одновременным получением разрядов результата.

Наиболее близким техническим рещением к изобретению является устройство, содержащее регистр множимого, регистр множителя, регистр результата, сумматор результата, регистр сдвига и два элемента И, причем первые выходы регистров множимого и множителя подключены соответственно к первому и второму входам сумматора результата, третий вход которого подключен к выходу регистра результата. Вход последнего подключен к выходу сумматора результата. Выход-первого элемента И подключен к первому управляющему входу регистра множителя, второй управляющий вход которого подключен к первому входу устройства и к первому входу второго элемента И. Второй ВХОД последнего подключен к второму ВХОДУ устройства, а выход - к первым унравляющим входам регистра множимого и сумматора результата. Второй управляюн 1ий вход регистра множимого подключен к третьему входу устройства и к первому входу первого элемента И, второй ВХОД которого подключен к чет вертому входу устройства 2.

Недостатком известного устройства является невозможность работы устройства последовательным методом, начиная со старших разрядов.

Целью изобретения является повышение 6i iстродействия устройства.

Достигается это тем, что в устройство введены сумматор сомножителей, блок анализа разрядов, элементы И и элементы ИЛИ, причем ВЫХОДЫ первых трех старших разрядов регистра результата подключены к соответствующим входам блока анализа разрядов, выход которого подключен к первому управляющему входу регистра результата, второй управляющий ВХОД которого подключен к управляющему входу блока анализа разрядов, к пятому входу устройства и к первому входу регистра сдвига, ВЫХОД которого подключен к первому вход сумматора сомножителей, второй и третий ВХОДЫ которого подключены к вторым выходам peiiicTpOB множимого и множителя, третий управляюн ий ВХОД которого подключен к выходу

первого дополнительного элемента И, к второму управляющему входу сумматора -результата, первому входу первого и второго элем ентов ИЛИ, вторые входы которых подключены к выходу второго элемента И, выходы сумматора сомножителей подключень соответственно к входам регистров множителя и множимого, третий управляющий вход которого подключен к выходу второго дополнительного элемента И и к первому входу третьего элемента ИЛИ, второй вход которого подключен к выходу первого элемента И, а выход подключен к первому управляюохему входу регистра сдвига, второй управляющий вход которого подключен к выходу второго элемента ИЛИ и к управляющему входу сумматора сомножителей, выход первого элемента ИЛИ подключен к управляющему входу сумматора результата, первый вход устройства подключен к первому входу четвертого элемента ИЛИ,, второй вход которого подключен к третьему входу устройства и к первому входу nepi-jro дополнительного элемента И, второй вход которого подключен к щестому входу устройства, седьмой вход которого подключен к первому входу второго дополнительного элемента И, второй вход которого подключен к первому входу устройства, выход четвертого элемента ИЛИ подключен к третьему управляющему входу регистра результата.

На чертеже изображена схема устройства, где регистр множимого 1, регистр множнтеля 2, регистр результата 3, Сумматор результата 4, сумматор сомножителей 5, блок анализа разрядов б, регистр сдвига 7, элементы И 8-11, элементы ИЛИ 12-15, входы 16-22 устройстза.

Работа устройства заключается в следующем.

В исходном состоянии в регистрах 1,2 и 3 записаны нули, а в регистре сдвига 7 единица записана в крайнем левом разряде. Будем считать, что к началу каждого i-ro цикла (i 1,2,.. ...п) на входных кодовых щинах появляются очередные i-ые разряды множителя н множимого. начиная со старших разрядов, в регистре сдвига 7 единица находится в i-ом разряде. Кроме того, в каждом цикле на тактирующих входных щинах 17, 16 и 18 появляются последовательно управляющие сигналы соответственно Т|, Тз и Тз. Множимое и множитель представляются на входных щинах в избыточном коде с цифрами I,- 1 и 0. При это.м единица в очередном разряде сомножителя кодируется единичным сигналом на входных шинах 20 или 21, минус единица - единичным сигналом на шинах 9 и 22, а нуль кодируется нулевыми сигнала.ми (отсутствием сигналов) на обеих шинах, представляющих данный сомножитель. Произведение также формируется в избыточном коде последовательно со старщих разрядов. Сигнал Т, по щине 16 поступает на цепи выдачи кода и приема кода регистра множимого 1, а через элемент ИЛИ 15 - на цепи приема кода регистра формирования результата 3, а также на управляющие входы элементов И 10 и 11. Если очередная цифра множимого равна «1, то единичный сигнал через э.1емент 10 проходит к цепям выдачи прямого кода регистра множителя 2. Код с регистра 2 подается на сумматор формирования результата 4, где суммируется с содержимым регистра 3, приче.м результат операции записывается в этот же регистр 3. Одновременно с этим единичный сигнал с шины 21 через эле.менты 10 и 12 поступает на цепи выдачи прямого кода регистра сдвига 7. Этот код в сумматоре сомножителей 5 суммируется с кодом, записанным в регистре множимого 1, обеспечивая занесение единицы в i-ый разряд указанного регистра. Результат суммирования запоминается в регистре 1. Если же очередная цифра множимого равна -1, то единичный сигнал с шины 22 через элемент И 11 проходит к цепя.м выдачи обратного кода регистра 2, на входы четырех старщих разрядов сумматора результатов 4, через элемент ИЛИ 14 на вход цепи, переноса младшего разряда того же сумматора для преобразования выданного с регистра множителя 2 обратного кода в дополнительный, который в су.мматоре результатов 4 сум.мируется с кодом из регистра 3, и результат операции записывается в регистр 3. Кроме того, единичный сигнал с щины 22 через элементы И 11 и ИЛИ 13 поступает на цепи выдачи обратного кода регистра сдвига 7 и на вход цени переноса младшего разряда су.мматора 5 для преобразования выданного с регистра сдвига 7 обратного кода в дополнительный, который су.ммируется с содержимы.м регистра 1 и результат суммирования заио.минается в регистре 1. Таким образом, осуществляется прибавление «-1 к i-ому разряду кода множимого. Если очередная цифра множимого - нуль, то содержи.мое регистров 1 и 3 не будет в данном такте изменяться. После окончания действия сигнала T| на тактирующей щине 16 появляется управляющий сигнал Тг, который поступает на цепи выдачи и приема кода регистра .множителя 2, на управляющие входы элементов И 9 и 8, а также через элемент ИЛИ 15 на цепи приема кода регистра 3. Если очередная цифра множителя равна «1, единичный сигнал с щины 20 через элемент И 9 подается на цепи выдачи прямого кода регистра .множимого I, а также через элемент. ИЛИ 12 на цепи выдачи прямого кода регистра сдвига 7. Код из регистра сдвига 7 суммируется в сумматоре сомножителей 5 с кодом из регистра множителя 2, ириче.м результат сум.мирования записывается в регистр 2, чем осуществляется занесение единицы в i-ый разряд регистра множителя 2. Пря.мой код содержимого регистра I в сумматоре сдвига 7 сз.ммируется с кодом регистра 3 и результат запоминается в регистре 3. Если же очередная цифра множителя равна «-1, то единичный сигнал с щины 19 через элемент И 8 проходит на цепи выдачи обратного кода регистра 1 и на входы четырех старщих разрядов сумматора результатов 4, а также через элемент ИЛИ 14 на вход переноса младшего разряда сумматора результатов 4 для преобразования поступающего с регистра 1 обратного кода в дополнительный. Этот код суммируется в сумматоре результатов 4 с кодом из регистра 3 и результат суммирования записывается в регистр 3. Кроме того, единичный сигнал с выхода элемента И 8 через элемент ИЛИ 13 поступает на цепи выдачи обратного кода регистра сдвига 7 и на вход цепи, переноса младшего разряда сумматора сомножителей 5 для преобразования поступающего с регистра сдвига 7 обратного кода в дополнительный, который суммируется в сумматоре сомножителей 5 с кодом из регистра множителя 2, причем результат суммирования запоминается в регистре 2. Этим обеспечивается прибавление «-1 к i-му разряду кода множителя из регистра 2. При отсутствии единичных сигналов на обеих входных кодовых шинах множителя содержимое регистров 3 и 2 в этом такте не будет изменяться. После окончания действия сигнала Та на тактирующей щиие 18 появляется управляющий сигнал Тз, который подается на цепи сдвига регистров 7 и 3 и на управляющий вход блока анализа разрядов. Код регистра 7 сдвигается на один разряд вправо, а код регистра 3 - на один разряд влево, причем при наличии единичного сигнала между двумя старшими разрядами регистра 3 передача цифры при сдвиге осуществляется с инвертированием, а ири отсутствии единичного сигнала на этой шине - без инвертирования, Блок анализа разрядов осуществляет формирование цифр произведения, а также формирования сигнала коррекции. Этот блок анализирует три старших разряда регистра 3 (два знаковых разряда и первый разряд после запятой). Таким образо.м, введение элементов и новых конструктивных связей дало возможность обрабатывать операнды в цредложенно.м устройстве, начиная со старщих разрядов, с одновременным формированием разрядов результата. Формула изобретения ,,„ Устройство для умножения, содержащее регистр множимого, регистр множителя, сумматор результата, регистр .резхльтата, регистр сдвига и два элемента И, причем первые вызоды регистров множимого и множителя подключены соответственно к первому и второму входам сумматора результата, третий вход которого подключен к выходу регистра результата, первый вход которого подключен к выходу сумматора результата, выход первого элемента И подключен к первому управляющему входу регистра множителя, второй управляющий вход которого подключен к первому входу устройства и к первому входу второго элемента И, второй вход которого подключен к второму входу устройства, а выход - к первым управляющим входа.м регистра множимого и сумматора результата, второй управляющий вход регистра множимого подключен к третьему входу устройства и к первому входу первого элемента И, второй вход которого подключен к четвертому входу устройства, отличающееся те.м, что, с целью повыщения быстродействия устройства, в него введены сумматор сомножителей, блок анализа разрядов, элементы И и элементы ИЛИ, причем выходы первых трех старших разрядов регистра результата подключены к соответствующи.м входам блока анализа разрядов, выход которого подключен к первому управляющему входу регистра результата, второй управляющий вход которого подключен к управляющему входу блока анализа разрядов, к пятому входу устройства и к первому входу регистра сдвига, выход которого подключен к первому входу сумматора сомножителей, второй и третий входы которого подключены к вторым выходам регистров множимого и множителя, третий управляющий вход которого подключен к выходу первого дополнительного элемента И, к второму управляющему входу сумматора результата, первому входу первого и второго элементов ИЛИ, вторые входы которых подключены к вы.чоду второго элемента И, выходы сумматора со.множителей подключены соответственно к входам регистров множителя и .множимого, третий управляющий вход которого подключен к выходу второго дополнительного элемента И и к первому входу третьего элемента ИЛИ, второй вход которого подключен к выходу первого э.пс.мента И, а выход подключен к первому управляюц-1е. входу регистра сдвига, второй упряи вход которого подключен к выходу ВТО рого элемента ИЛИ и к упраБляюц.1ему входу сумматора сомножителей, выход первого элемента ИЛИ подключен к управляющему входу сум.матора результата, первый вход устройства подключен к первому входу четвертого э.те.мента 1ЛИ, второй вход которого подключен к третьему входу устройства и к перво.му входу первого дополнительного элемента И, второй вход которого подключен к шестому входу устройства, седьмой вход которого подключен к перво.му входу второго дополнительного элемента И, второй вход которого подключен к первому входу устройства, выход четвертого элемента-ИЛИ подключен к третьему управляюще.му входу регистра результата. Источники информации, принятые во внимание при экспертизе: 1.Патент США Ле 3192366, кл. 235-Л64 , 1970. 2.Авторское свидетельство СССР № 451079, кл. О 06 F 7/39, 1973.