Ассоциативная ячейка памяти Советский патент 1978 года по МПК G11C11/40 

Ассоциативная запоминающая ячейка содержит первый 1 и второй 2 запоминающие транзисторы, первый 3 и второй 4 адресные транзисторы, вторую (прямую) информационную шину 5, первую (инверсную) информационную шину 6, шину 7 сравнения, адресную щину 8, накопительные элементы 9, 10.

Работает ячейка с.тедующим образом.

В режиме записи логической «1 на прямую информационную шину 5 подается уровень логического «О, а на инверсную информационную шину 6 - уровень логической «1. Импульсом, подаваемым на адресную шину 8, открываются адресные транзисторы 3 и 4, через которые происходят заряд накопительного элемента 9, выполненного в виде конденсатора, до потенциала логической «1 и разряд накопительного элемента 10, также выполненного в виде конденсатора. Потенциал затвора запоминающего транзистора 2 принимает значение логического «О, а разность потенциалов затвора и истока заиоминающего транзистора 1 - логической «1.

В режиме записи логического «О на прямую информационную шину 5 нОхТ.ается уровень логической «1, а на инверсную информационную шину 6 уровень логнческого «О. Импульсом, подаваемым на адресную шину 8, открываются адресные транзисторы 3 и 4, через которые происходят заряд иаконительного элемента 10 до потенциала логической «1 и разряд накопительного элемента 9. Потенциал затвора запоминающего транзистора 1 нринимает значение логнческого «О, а разность потенциалов затвора и истока заноминающего транзистора 2 - логической «1.

При считывании информации на шину 7 сравнения поступает импульс считывания, который проходит на прямую информационную шину 5 или инверсную информационную шину 6 через запоминающий транзистор 1 или 2 в зависимости от значения информации, хранимой на накопительцом элементе 9 или 10. Процесс считывания информации на прямую 5 и инверсную 6 информационные шины происходит через заноминаюшнй транзистор 1 или 2, открытый потенциалом логической «1 между истоком и затвором, который практически не меняется в процессе заряда прямой или инверсной информационных шин, что обеспсчнвает передачу импульса считывання на прямую или инверсную информационные Н1ины, связанную с истоком зацоминающего транзистора 1 или 2 без нотери его амплитуды, так как открытый транзистор находится в крутой области вольт-амперной характеристики.

Заряда информационной прямой или инверсной шины, связанной с истоком закрытого запоминающего транзистора 1 или 2, не происходит. В режиме ноиска «О на информационную шину 5 подается потенциал логической «1, а на инверсную информационную шину 6 - потенциал логнческого «О. Если ячейка хранит «1, т. е. накопительный элемент 9 заряжен, на шине 7 сравнения устанавливается потенциал логической «1, соответствующий сигналу несовпадения при поиске «О, так как. запоминающий транзистор 1 открыт. Если ячейка памяти хранит «О, т. е. накопительный элемеит 9 не заряжен, на шине 7 сравнения остается потенциал, равный нулю, благодаря проводящему состоянию запоминающего транзистора 1, он соответствует сигналу совпадения при поиске нуля. В режн10 мс ноиска «1 на инверсную ииформационную шнну 6 подается потенциал логической «1, а на прямую информационную шину 5 - потенциал логического «О.

В том случае, когда ячейка памяти хранит «О, т. е. накопительный элемент 10 заряжен, на шине 7 сравнения устанавливается иотенциал логической «1, соответствующий сигналу несовпадения при поиске «1, так как запоминающий транзистор 2 открыт. Если

0 ячейка памяти хранит «1, т. е. накопительный элемент 10 не заряжен, на шине 7 сравнения иоявляется нотенциал, равный нулю, который обеспечивается проводящим состоянием запоминающего транзистора 1, непроводящим со5 стояпием запоминаюшего транзистора 2 и соответствует сигналу совнадеиия при поиске «1.

Режим маскирования ири поиске осушествляется подачей на прямую и инверсную нн0 формационные шины потенциала логического «О, что обеспечивает нотенциал логического «О на шнне 7 сравнения, обусловленный проводящим состоянием заиоминающих траизисторов 1 или 2 в зависимости от зпачения хранимой информации и соответствует сигналу совпадения ири поиске «О или «1.

Нейтральное состояние ячейки должно обеспечивать отсутствие сигиала несовпадения на шине 7 сравнения в режимах ноиска «О и «1

0 и маскирования, что может быть достигнуто одновременным разрядом накопительных элементов 9, 10 в режиме записи.

Для этого на прямую 5 и инверсную 6 информационные шипы нрн записи иодается ну5 . иотенциал.

При разряде наконительных элементов 9 н 10 состояние запоминающих транзисторов 1 и 2 закрытое и, следовательио, шина 7 сравнепня отключается от информационных шин 5

0 и 6 при всех видах поиска.

Предлагаемая ячейка обладает более высоким быстродействием и позволяет строить ассоциативные запоминающие устройства повыптенной производительности.

Формула изобретен и я

Ассоциативная ячейка памяти, содержащая нерный запомина)ощий транзистор, сток которого подключен к шине сравнения, затвор - к стоку первого адресного транзистора, исток которого соединен с иервой информационной шиной, затвор - с адресной шиной, соединенной с затвором второго адресного транзистора,

исток которого подключен к второй информационной шине, сток - к затвору второго запоминающего транзистора, сток которого подключен к шине сравнения, отличающаяся тем, что, с целью повышения быстродействия ячейки, она содержит накопительные элементы, включенные соответственно между затвором и истоком первого и второго запоминающих транзисторов, истоки которых подключены к соответствующим информационным шинам.

Источники информации, принятые во внимание при экспертизе

1.Патент США № 3.490.007, кл. 340-173, 1967.

2.Патент США № 3.701.980, кл. 340-173, 1972.