Устройство для автоматического контроля блоков памяти Советский патент 1978 года по МПК G11C29/00 G06F11/00 

(54) УСТРОЙСТВО ДЛЯ АВТОМАТИЧЕСКОГО КОНТРОЛЯ БЛОКОВ ПАМЯТИ

.контроль его на максимальной частоте как в режиме записи, так и в режиме считывания, группами по Кд дц ячеек, где Kfif - емкость быстродействующег буферного ЗУ. Причем смена групп ячеек производится достаточно быстро бла годарязаполнению буферной памяти из ЗУ вычислительной машины, а не из устройства ввода. Наличие управляющей вычислительной машины позволяет сократить объем вводимой, информации, так как тесты для контролируемого ЗУ могу генерироваться путем решения определенных алгоритмов на основе минимума исходных данных.

Однако при необходимости контроля ЗУ на максимальной частоте в полном .объеме требуется установка буферной памяти с емкостью, равной макеимальной емкости контролируемого ЗУ, что приводит к значительным аппаратурным затратам.Задача может .быть реше.на с меньшими аппаратурными затратами путем использования контролирующих устройст работакяцих по методу сравнения с эталоном, за счет использования в качестве эталона ЗУ, аналогичного контролируемому.

Наиболее близким техническим решением к изобретению является устройство для автоматического контроля блоков памяти,, содержащее генератор тактовых импульсов, .триггер неисправности, блок сравнения, элементы И, элемент задержки и- элемент ИЛИ. Выход генератора тактовых импульсов соединен с первым входом первого элемента И, второй вход которого соединен с выходом триггера неисправности. Выход первого элемента И. соединен с первьп входсм контролируемого блока памяти,.выход которого соединен с первым входом блока сравнения. Выход бло на сра1энения соеди.нен с первым входом второго элемента И, выход которого соединен с нулевым входом триггера неисправности. Вход пуск устроГ.,ства соединен с первым входом элемента ИЛИ и с единичным входом.триггера неиспрайности. Выход элемента задержки соединен с первьм входом третьго элемента И, выход которого соединён со вторым входом элемента ИЛИ f2j ,

С п.омощью данного устройства возможен контроль ЗУ с произвольной выборкой информации э полном объеме на максимальной частоте. Устройство позволяет ускорить процесс контроля и noHcija неисправностей с указанием адреса неисправной ячейки и разряда.

Однако это достигается ценой установки эталонного ЗУ с объемом и быстродействием, равньвии или большими, чем у контрюлируемого, т.е. ценой значительных аппаратурных затрат. Кроме того, устройство не позволяет организовать произвольную выборку ячеек ЗУ в процессе контроля, имеет низкую достоверность контроля, так как не обеспечивает возможности контроля сохранности информации при многократных считываниях ее по случайным адресам.

Цель изобретения - сокращение аппаратурных затрат и повышение достоверности контроля.

Эта цель достигается тем, что в предложенное устройство введены датчик случайных чисел, дoпoJШИтeльный блок сравнения,, регистр адреса, регистр эталона, блок ввода, триггер режима, четвертый элемент И, причем выход первого элемента И соединен с первыми входами датчика случайных чисел И блока ввода, второй вход которого соединен с- еыхояом элемента ИЛ а выход - соединен со вторым входом датчика случайных чисел, со входами регистра адреса, регистра эталонов и триггера режима. Единичный выход триггера режима соединен с первым входом четвертого элемента И, выход которого соединен со вторым входом контролируего блока памяти, третий вход которого соединён с выходом датчика случайных чисел и с первым входом дополнительного блока сравнения, второй вход которого соединен с выходом регистра адреса, а выход - со вторыми входами четвёртого и второго элементов И и входом элемента задержки. Выход регистра эталона соединен со вторым входом блока сравнения и четвертым входом объекта контроля. Нулевой выход триггера режима соединен с третьим входом второго элемента И, а выход триггера неисправности - со вторым входом TpeTbeiro элемента И.

.На черТеже представлена структурная схема предлагаемого устройства.

Первый в.ход контролируемого блока памяти 1 подключен через первый элемент И 2 к генератору тактовых импульсов 3, а выход - к первомувходу блока сравнения 4. Выход элемента И 2 соединен с первыми входами блока вво.да 5 и датчика случайных чисел б, выход которого подключен к третьему входу контролируемого блока памяти 1 и первому входу дополнительного блока сравнения 7, второй вход которого подключен к выходу регистра адреса 8. Выход блока сравнения 7 подключен к второму входу второго элемента И 9 и к второму входу четвертого элемента И 10 и через элемент задержки 11 к первому входу третьего элемента И 1 Выход регистра эталона 13 подключен к четвертЪму входу блОка памяти 1 и к .второму входу блока сравнения 4, вцход которого подключен к первому вход элемента И 9. Входы регистров 8 и 13, триггера режима.14 и второй вход датчика 6 подключены, к выходу блока ввода 5. Единичный выход триггера режима 14 подключен к первому входу элемента И 10, а нулевой - к третьему вх ду элемента И 9. Выход элемента И 10 .подключен к второму входу объекта кон троля 1, а выход элемента И 9 - ко вх ду установки в О триггера неиспра ности 15. Вход установки в триг гера 15 и первый вход элемента ИЛИ 16 подключены к цепи Пуск. Выход три гера неисправности 15 подключен ко вт рым входам элемента И 2 и элемента И выход которого подключен к второму вх ду элемен та ИЛИ 16. Контрольная информация для провер ки блока памяти находится на блоке ввода 5. По сигналу Пуск, поступающему через элемент ИЛИ 16 на блок ввода 5, производится запись эталонного кода в регистр эталона 13 и соответствующего ему адреса в регистр адреса 8. Триггер режима 14 устанав ивается в Положение {запи-сь) или о (считыва 1ие) , триггер неис правности 15 - в исходное состояние , срабатывает элемент И 2, и импульсы с генератора 3 поступают на входы контролируемого блока памяти 1, блока ввода 5 и датчика 6. Датчик 6 начинает работать в циклическом режиме, выдавая коды от О , (где АлАкс емкость контролируемого блока памяти). Информация о N записывается в датчик 6 перед началом работы из блока ввода 5. Коды с датчика 6 в виде адреса поступают на контролируемый блок памяти 1 и блок срав .нения 7. При несовпадении кодов регистра адреса 8 и датчика 6 производится считывание информации с регенерацией из ячейки контролируемого блока памяти 1 с адресом, соответствующим коду на выходе датчика 6. В момент совпадения кодов датчика 6 и регистра адреса 8 появляется сигнал на выходе блока сравнения 7, по которому в зависимости от состояния три гера 14 срабатывают элементы И 9 или 10. Если триггер 14 находится в появляется сигнал на состоянии выходе элемента И 10 и содержимое регистра 13 записывается в ячейку с адресом регистра 8, затем сигналом блока сравнения 7, задержанным элементом 11 и прошедшим элементы И 12 и ИЛИ 16, запускается блок ввода 5, и в регистры 8 и 13, а также в триггер режима 14 записывается новая информация.Если триггер режима 14 находится состоянии О, появляется сигнал на выходе элемента И 9. При несовпадении информации регистра эталона 13 и конт ролируемого блока памяти 1 триггер неисправности 15 устанавливается в со тояние О (неисправно) и с помощью элемента И 2 запрещает прохождение .тактовых импульсов, а с помощью элемента И 12 блокирует запуск блока вв да 5, задержанным сигналом с выхода Ллока сравнения 7. При этом по состоянию выходов контролируемого блока памяти 1, регистров 8 и 13 и датчика 6 можно определить номер неисправной ячейки, номера разрядов с неправильной информацией и характер отказа. Для продолжения проверки необходимо подать сигнал Пуск . При совпадении информации регистра эталона 13 и контролируемого блока памяти 1 сигнал на выходе элемента И 9 отсутствует, триггер неисправности 15 сохраняет состояние (исправно), сигналом с выхода блока сравнения 7, задержанным элементом 11 и прошедшим элемент И 12 эталона и элемент ИЛИ 16 запускается блок ввода 5, и в регистры 8 и 13 и в триггер режима 14 записывается новая информация. Наличие в устройстве регистра адреса дополнительного блока сравнения, датчика случайных чисел, регистра эталона, блока ввода, триггера режима и четвертого элемента И позволяет Организовать контроль ЗУ с использованием принципа стробоскопического осциллографирования, многократно считывая информацию по случайным адресам и проверяя сохранность информации по другим адресам, по которым не было обращения, усаройство позволяет повысить достоверность контроля блоков памяти. При этом в качестве буферного ЗУ использован регистр эталонного кода, а в качестве эталонного ЗУ может быть использован любой медленно действующий блок ввода, например устройство ввода с перфокарт или с перфоленты. При этом обеспечивается контроль ЗУ на максимальной частоте при минимуме быстродействующих элементов в схеме устройства контроля. С быстродействием, равным или большим быстродействия контролируемого ЗУ должны работать обе схемы сравнения, датчик случайных чисел, триггер неисправности и элементы И. Связь .генератора тактовых импульсов через первый элемент И с остальной схемой устройства и блокировка тактов -е момент несравнения кода, считанного из контролируемого блока памяти с кодом в регистре эталона при совпадении регистра адреса и датчика случайных чисел .обеспечивают фиксацию состояний датчика и регистров адреса и эталона на момент .обнаружения отказа. Проиндицировав состояния регистров адреса, эталона и датчика случайных чисел на момент возникновения неисправности, можно определить номер отказавшей ячейки, номера разрядов, -в которых возникла неисправность, и характер отказа. Формула изобретения Устройство для автоматического контроля блоков памяти, содержащее генератор тактовых импульсов, триггер неиспрг1вности, блок сравнения, элементы И, элемент згшержки, элемент ИЛИ, причем выход генератора тактовых импульсов соединен с первьвл входом первого элемента И, второй вход которого соединен с выходом триггера неисправности, выход первого элемента И соединен с первым входом контролируейого блока памяти, выход которого сое динен с первым входом блока сравнения выход блока сравнения соединен с первым входом второго элемента И, выход которого соединен с нулевым входом триггера неисправности, вход пуск устройства соединен с первьги входом элемента ИЛИ и с единичным входом триггера неисправности, выход элемента задержки соединен с первьм входом третьего элемента И, выход которого соединен со вторым входом элемента ИЛ отличающееся тем, что, с целью повьлаения достоверности контроля и сокращения аппаратурных затрат, в устройство введены датчик случайных чисел, дополнительный блок сравнения, регистр адреса, регистр эталона, блок ввода, триггер режима и четвертый элемент И; причем выход первого элемента И соединен с первыми входами датчика случайных чисел и блока ввода, второй вход которого соединен с выходом элемента ИЛИ, а выход - со вторым входом датчика случайных чисел, со входами регистра адреса, регистра эталона и триггера режима; единичный выход триггера режима соединен с первым входом четвертого элемента И, выход которого соединен со вторым входом контролируемого блока памяти, третий вход которого соединен с выходом датчика случайных чисел и с первым входом дополнительного блока сравнения, второй вход которого соединен с выходом регистра адреса, а выход - со вторыми входами четвертого и второго элементов И, со входом элемента задержки; выход регистра эталона соединен со вторым входом блока сравнения и с четвертым входом объекта контроля; нулевой выход триггера режима соединен с третьим входом второго элемента И, а выход триггера неисправности - со вторым входом третьего элемента И, Источники информации, принят ае во внимание при экспертизе: 1.Авторское свидетельство СССР №377738, q Об р 15/46, 1970. 2.Авторское свидетельство СССР № 238236, G 06 F 11/00, 1967.