Устройство для контроля блоков памяти Советский патент 1989 года по МПК G11C29/00 

1

Изобретение относится к вычислительной технике и может использоваться в системах контроля памяти.

Целью изобретения является увеличение быстродействия и достоверности контроля, а также расширение функциональных возможностей устройства за счет контроля блоков памяти с дву. .- направленными входами-выходами.

На 4иг.1 представлена схема устройства для контроля блоков памяти; на фиг, 2 - схема .блока генерации тестов.

Устройство (фиг.О содержит генератор 1 тактовых импульсов, первый 2 и второй 3 элементы И, счетчик 4 адреса, первый 5 и второй 6 блоки сравнения, триггер 7 цикла, триггер 8 сбоя, третий элемент И 9, блок 10 ввода информации, регистр 11 конечного адреса, регистр 12 начального адреса, коммутатор 13, блок 14 генерации тестов. На фиг.1 также показаны проверяемой блок 15 памяти, уп- равлякщие выходы блока генерации тестов: 16 - признака счета, 17 - признака конца теста, 18 - режима, 19 - эталонного слова, а также син- хровход 20 блока генерации тестов и вход 21 Ответ памяти устройства.

Блок генерации тестов (фиг,2) содержит регистр 22 теста, узел 23 хра СП

Oi

со

QD

35

тоянное ЗУ), регистр 24 программ.

Устройство работает следующим образом,g

С блока 10 ввода информации задаются пределы зоны адресов контролируемого блока памяти, т,е, записываг ется в регистр 11 код конечного адреса, в регистр 12 код начального ад- ю реса, а в блок 14 генерации тестов записывается код выбранного теста, который заносится в регистр 22 теста и является AJ частью всего адреса узла

памяти, В случае несовпадения выходной информации с блока памяти и эталонной информации триггер 8 устанав-1 ливается в нулевое положение и запрещает дальнейшее управление счетчиком 5 адреса. Выход 19 представляет собой сигнал эталонного тестового слова, который в режиме записи через коммутатор 13 передается в блок 15 памяти, а при считывании поступает в блок 5 сравнения. Управление коммутатором 13, т,е, переключение 15 его в положение Прием или Передача осуществляется сигналом с выхода 18,

Техническим преимуществом устройства является то, что в случае возникновения сбоя триггер 8 не запрещает поступление тактового сигнала на контролируемой блок памяти, а только останавливают работу счетчика 4 адреса.и запись в ре гистр 24 прог20

23.хранения теста. Далее по команде Начальная установка устанавливаются в нулевое положение триггер 7 и регистр 24 программ блока 14, а триггер 8 - в единичное состояние, и содержимое регистра 12 переписывается

в счетчик 4 адреса, а по команде Пуск триггер 7 цикла устанавливается в единичное состояние и разрешает через элемент И 2 прохождение сигнала с генератора 1 тактовых импульсов, 25 рамм воздействием на элемент И 3, причем выход 20 элемента И 3 являет-Это позволяет при постоянном адресе

ся основным управляющим сигналом уст- и тесте тщательно проследить неис- ройства, который воздействует на ре-правную цепь блока памяти в активном

гистр 24 блока 14, переписывая содер- режиме и обнаружить неисправную ячей- жимое узла 23 по нулевому Aj. адресу ЗО ку. в регистр 24, На выходе регистра 24 появляются управляющие сигналы 16, 17, 19 и At часть нового адреса узла 23.

Управляющий сигнал 16 с регистра

24подается на четвертый вход счетчика 4 адреса и разрешает наращивание адреса счетчика 4 на единицу. Выход 17 регистра 24 осуществляет . . сброс, т.е. установку в нулевое по- ложени е триггера 7 цикла. Этот сигнал вырабатывается в узле 23 в конце теста, когда весь алгоритм теста выполнен и пришел сигнал со схемы 6 сравнения, который указывает на то, что счетчик 4 адреса находится в том же состоянии, что и регистр 11 конечного адреса.

Выход регистра 24 блока 14 генерации теста вырабатывает сигнал режима работы блока памяти: запись в него информации или считывание из блока памяти хранимой информации с после- дующим ее сравнением в блоке 5 сравт нения с эталонной информацией. Кроме того, этот сигнал дает разрешение

35

40

Формула изобретения

1, Устройство дпя контроля блоков памяти, содержащее генератор тактовых импульсов, выход которого подключен к перво,му входу первого элемента И, второй вход которого соединен с выходом триггера цикла, а вы- ход является выходом выборки устройства, второй элемент И, первый вход которого подключен к выходу триггера сбоя, первый вход которого сЬединен с выходом третьего элемента И, вый вход которого подключен к выходу первого блока сравнения, блок ввода информации, выходы кода адреса которого соединены с входами .регистра конечного адреса, выходы которого подключены к входам первой группы второго блока сравнения, входы второй группы которого соединены с выходами счетчика , являюшлмися адресными

gg выходами устройства, о т л и ч а кг- щ е е .с я тем, что, с целью увеличения быстродействия и достоверности контроля, а также расширения функ- циональных возможностей устройства

50

на прохождение сигнала выхода с блока 5 сравнения на информационный вход триггера 8, управление которым осуg

памяти, В случае несовпадения выходной информации с блока памяти и эталонной информации триггер 8 устанав-1 ливается в нулевое положение и запрещает дальнейшее управление счетчиком 5 адреса. Выход 19 представляет собой сигнал эталонного тестового слова, который в режиме записи через коммутатор 13 передается в блок 15 памяти, а при считывании поступает в блок 5 сравнения. Управление коммутатором 13, т,е, переключение 5 его в положение Прием или Передача осуществляется сигналом с выхода 18,

Техническим преимуществом устройства является то, что в случае возникновения сбоя триггер 8 не запрещает поступление тактового сигнала на контролируемой блок памяти, а только останавливают работу счетчика 4 адреса.и запись в ре гистр 24 прог0

25 рамм воздействием на элемент И 3, Это позволяет при постоянном адресе

режиме и обнаружить неисправную ячей- ку.

Формула изобретения

1, Устройство дпя контроля блоков памяти, содержащее генератор тактовых импульсов, выход которого подключен к перво,му входу первого элемента И, второй вход которого соединен с выходом триггера цикла, а вы- ход является выходом выборки устройства, второй элемент И, первый вход которого подключен к выходу триггера сбоя, первый вход которого сЬединен с выходом третьего элемента И, первый вход которого подключен к выходу первого блока сравнения, блок ввода информации, выходы кода адреса которого соединены с входами регистра конечного адреса, выходы которого подключены к входам первой группы второго блока сравнения, входы второй группы которого соединены с выходами счетчика , являюшлмися адресными

выходами устройства, о т л и ч а кг- щ е е .с я тем, что, с целью увеличения быстродействия и достоверности контроля, а также расширения функ- циональных возможностей устройства

за счет контроля блоков памяти с дву - направленными входами-выходами, в устройство введены блок генерации тестов, регистр начального адреса и

коммутатор, причем синхровход счетчика адреса соединен с выходом второго элемента И и с синхровходом блока генерации тестов, вход признака конца адреса которого подключен к выходу второго блока сравнения и к входу установки начального адреса счетчика адреса, информационные входы которого соединены с выходами регистра начального адреса, входы которого под- ключены к выходам кода адреса блока ввода, информации, выходы кода теста которого соединены с одноименными : входами бока генерации тестов,выходы признаков счета и конца теста кото- рого подключены соответственно к управляющему входу счетчика адреса и к первому входу триггера цикла, второй вход которого соединен с выходом пуска блока ввода информации, выход на- чальной установки которого подключен к одноименным входам триггеров цикла и сбоя, счетчика адреса и блока генерации тестов, выход режима которого соединен с вторым входом третьего

элемента И, управляющим входом коммутатора и является выходом записи-считывания устройства, выход эталонного

слова блока генерации тестов подключен к первому входу первого блока сравнения и к информационному входу коммутатора, выход которого соединен с вторым входом первого блока срав- нения, а информационные входы-выходы являются одноименными входами-выхо- дами устройства, выход первого эле-i мента И подключен к второму входу второго элемента И, второй вход триггера сбоя является входом ответа памяти устройства.

2, Устройство по п,1, отличающееся тем, что блок генерации тестов содержит узел хранения программ, одни адресные входы,которого соединены с выходами кода следующего адреса регистра программ, другой адресный вход является входом признака-конца адреса, третьи адресные входы узла хранения программы -- подключены к выводам регистра теста, входы которого являются входами кода теста, выходы узла хранения программ подключены к информационным входам регистра программ,синхровход и вход начальной установки, а также выходы признака счета, признака конца теста, режима и эталонного-слова которого являются одноименными входами и выходами блока.

Изобретение относится к области вычислительной техники и может использоваться в системах контроля памяти. Целью изобретения является увеличение быстродействия и достоверности контроля, а также расширение функциональных возможностей устройства за счет контроля блоков памяти с двунаправленными вxoдa м-вы- ходами. Устройство содержит блок генерации тестов, генератор тактовых импульсов, триггер пуска, триггер сбоя, регистры начального и конечного адреса, счетчик адреса, первый и второй блоки сравнения, блок ввода информации, элементы И. Цель изобретения достигается введением программируемого блока генерации тестов, регистра начального адреса, позволяющего в совокупности с регистром конечного адреса задавать любую зону адресов для контроля, а также введе-: нием коммутатора, осуществляющего сопряжение устройства с двунаправленными входами-вь1ходами ко11тролиру- емого блока памяти. При обнаружении ошибки устройство зацикливается на выполнении операции по адресу с ошибкой, 1 з.п. ф-лы, 2 ил,. а (/

flifcK

.1

Фиг2

20

Hff