Устройство синхронизации по циклам Советский патент 1978 года по МПК H04L7/08 

I

Изобретение относится к радиотехнике и может использоваться для синхронизации приемных распределителей в- системах передачи дискретной информации.

Известно устройство синхронизации по циклам, содержащее объединенные по информационному входу блок опознавания синхросигнала, распределитель и блок -выделения тактовой частоты, выход которого подключен к счетным входам первого и второго делителей частоты, к управляющим входам делителей подключены соответственно выходы первого и второго блоков управления, а выход блока опознавания синхросигнала подключен к первым входам первого и второго блоков управления и анализатора, выход которого подключен к входу накопиуеля, к второму входу второго блока упралле-. ния подключен выход первого делителя частоты, а к управляющим входам распределителя подключены соответствующие выходы второго делителя частоты 1.

Однако известное устройство обладает недостаточным .быстродействием.

Цель изобретения - повышение быстродействия работы устройства.

Для этого в предлагаемом устройстве синхронизации,по циклам выход первого де.лителя частоты подключен к второму-входу первого блока управления и к-входу сброса накопителя, выход которЬго подключен к третьему входу второго блока управления.

На чертеже изображена структурная электрическая схема предлагаемого устройства.

Устройство содержит блок 1 опознабаиия синхросигнала, распределитель 2, блок 3 выделения тактовой частоты, первый и второй делители частоты-4, 5, первый и второй блоки 6, 7 управления;анализатор 8, накопитель 9.

Устройство работает следующим образом.

Состояние синхронизма характеризуется совпаденлем во времени импульсов на выходах первого делителя частоты 4 и блока 1 опознавания синхросигнала. Анализатор 8 на каждое такое совпадение формирует импульс на своем первом выходе, поступаю. щий на счетный вход заполненного, накопителя 9, при этом его выходной сигнал при помощи вторЪго блока 7 вторым делителем частоты 5 обеспечивает сфазированность втоporo делителя частоты 5 с первым делителем частоты 4. Распределитель 2, управляемый вторым делителем частоты 5. обеспечивает правильную селекцию группового сигнала. Как в случае искажения синхросигнала, так и в случае истинного сбоя синхронизма, то есть в случае возникновения в процессе передачи ошибки типа временного сдвига, на очередной импульс, поступающий с выхода nepBOfx) делителя частоты 4, импульса с выхода блока 1 опознавания синхросигнала не поступает. В этом случае анализатор 8 на своем втором вы ходе-формирует импульс, сбрасывающий накопитель 9, выходной сигнал которого после,, сброса с помощью второго блока 7 вторым делителем частоты 5 обеспечивает второму делителю частоты 5 возможность продолжать работу с сохранением прежней фазы независимо от первого делителя частоты 4. Кроме того, импульс ей второго выхода анализатора 8 поступает на второй вход первого блока 6 первым делителем частоты 4, что обеспечивает начало поиска состояния синхронизма с использованием первого делителя частоты 4. Таким образом, дляпредлагаемого устройства характерен поиск состояния синхронизма при сохранении неизменной работы распределителя 2. При заполнении накопителя 9, то есть окончании процесса поиска, выходной сигнал заполн.енного иакоттеля 9 при помощи второго блока 7 вторьш делителем частоты 5 устанавливает фазы второго делителя частоты б в соответствии с найденной в процессе синхронизма фазой первого делителя частоты 4,-в результате устанавливается также и соотвстстну/ющая фаза работы распределителя 2. Формула изобретения Устройство синхронизации по циклам, содержащее объединенные по информационному входу блок опознавания синхросигнала, распределитель и блок выделения тактовой частоты, выход которого подключен к счетным входам первого и второго делителей частоты, к управляющим входам делителей подключены соответственно выходы первого и второго блоков управления, а выход блока опознавания синхросигнала (чен к первым входам первого и второго блоков управления и анализатора, выход которого подключен к входу накопителя, к второму входу второго блока управления подключен выход первого делителя частоты, а к управляющим входам распределителя подключены соответствующие выходы второго делителя частоты, отличающееся тем, что, с целью повышения быстродействий работы устройства, выход .первого делителя часготы подключен к второму входу анализатора, другой выход которого подключен к второму входу первого блока управления и к входу сброса накопителя, выход последнего подключен к третьему входу второго блока управления. Источники информации, принятые во внимание при экспертизе: . Левина .7. С. и ар. Основы построения цифровы-х систем передачи. М., «Связь, 1975, с. 116-117.

I .