Арифметическое устройство параллельного действия Советский патент 1979 года по МПК G06F7/38 

1

Изобретение относится к области цифровой вычислительной техники в может бытьиспользовано в составе цифровых вычислительных машин (ЦВМ).

Известны арифметические устройства (АУ), выполненны на основе триггеров со счетным входом и логических элементов И, ИЛИ, НЕ .

Ближайшим аналогом, выбранным в качестве прототипа, является арифметическо устройство параллельного действия, каждый разряд которого содержит счетный триггер, приемный триггер, элементы И, ИЛИ, НЕ, причем, единичный и нулевой выходы счетного триггера подключены к первым входам первого и второго элементов И, выходы которых соединены со входами первого элемента ИЛИ, выход которого подключен ко второму входу первого элемента. И последующего разряда, единичный и нулевой входы приемного триггера подключены к выходам третьего и четвертого элементов И, первые входы которых соединены соответственно с выХОДОМ второго элемента ИЛИ и выходом элемента НЕ, вход которого соединен с выходом второго элемеЕ1та ИЛИ, вторые входы третьего и четвертого элементов И подключены к первой управляющей шине, входы второго элемента ИЛИ подключены к выходам пятого, шестого и седьмого элементов И, первые входы которых подключены соответственно ко эторой, третьей и четвертой управляющим шинам, а вторые входы пятого и седьмого элементов И подключены соответственно к единичным выходам приемных триггеров последующего и предьшущего разрядов 31.

Недостатком противопоставляемых устройств является большое Число логических элементов И в каждом двоичном разряде, что усложняет устройство, повышает его стоимость, весогабаритные характеристики, потребление энергии и снижает надежность работы.

Целью предлагаемого изобретения является ycTpatiefrae отмеченных недостатков, то есть упроще ние устройства.

Поставленная цель достигается тем, что счетный вход счетного триггера подключен к выходу третьего элемента ИЛИ, входы которого соединены, с выходами восьмого и девятого элементов И, перBbie входы которых подключены к пятой и шестой управляющим шинам, а вторые входы - соответственно к выходам второго и первого элементов ИЛИ предыдущего {Зазряда, вторые входы второго и шестого элементов И подкпючены соответственно к единичному выходу приемного триггера предыдущего разряда и нулевому выходу приемного триггера последутощего разряда.

На чертеже изображена функциональная йхема двух разрядов арифметического устройства параллельного ве сгвия.

Каждый разряд арифметического устройства включает элементы И 1,2,3,4, 5,6,7,8,9, элементы ИЛИ 10,11,12, счегны;й триггер 13, приемный тр-иггер 14, элемент НЕ 15, первую управляющую шину 16, которая обеспечивает уп эавление приемом кода в приемный триггер 14, вторую управляющую шину 17, которая обеспечивает упрагление сдвигом кода вправо в регистре, образованном приемными триггера ми 14, и выдачей прямого кода в регистр, образованный счетными триггерами 13, третью управляющую шину 18, которая обеспечивает разрешение выдачи инверсного кода из регистра, образованного Приемными триггерами 14, четвертую управляющую шину 19, которая обеспечивает управление сдвигом кода влево в регистре, образованном приемными триггерами 14, пятую управляющую шину 20, которая обеспечивает разрешение выполнения элементарной операции сложения по модулю два, шестую управляющую шину , которая обеспечивает раз;решение выполнения элементарной операции сложения. /

Первые входы элементов И 7,8,9 подключены соответственно к управляющим шинам 17,18,19, а вУорые входы - соответственно к единичному и нулевому выходам приемного триггера 14 последующего разряда и единичному выходу приемного триггера предыдущего разряда. Выходы элементов И.7,8,9 подключены кЬ входам элемента ИЛИ 12, выход которого непосредственно и через элемент НЕ 15 соединен со эходами соответственноэлементов И 5 и 6, другие входы которых подключены к управляющей шине 16. Выходы, элементов 5 и 6 соединены соответственно с единичным и нулевым входами приемного триггера 14. Единичный выход приемного триггера 14 соединен со входами элементов И 2 и 9 последующего разряда и элемента И 7 предыдущего разряда. Нулевой выход приемного триггера 14 подключен ко второму входу элемента И 8 npemi .ущего разряда.. Единичный .и нулевой выходы счетного триггера 13 подключены к первым входам соответственно элементов И 1 и 2, выходы которых соединены со входами элемента ИЛИ 10, выход которого подключен ко вторым входам элементов И 1 и 4 последующего разряда, второй вход элемента И 2 подключен к единичному выходу приемного триггера 14 предыдущего разряда. Выходы элементовИ 3 и 4 через элемент ИЛИ 11 подключены к счетному входу счетного триггера 13, а второй вход элемента И 3 соединен с выходом элемента ИЛИ 12 предыдущего разряда. К первым входам элементов И 3 и 4 подключены соответ ственно управляющие шины 2О и 21.

Рассмотрим работу предлагаемого устройства при выполнении операции сложения и вычитания.

Будем считать, что в накапливающем .регистре (c ieTrike триггеры 13) хранится код первого слагаемого, а в приемном. регистре (приемные триггеры 14) хранится код второго слагаемого (логические элементы И, гфедназиачаемые для приема кода в приемный регистр, на чертеже не приводятся). Предположим, что слагаемые числа положительные.

По первому временному такту производится выдача прямого кода с приемных триггеров 14 на счетные входы счетных триггеров 13 (поразрядное сложение кодов по модулю два). Для выполнения этой элементарной операции на управл5те щую шину 17 подается управляющий потенциал, а на управляющие шины 20 и 16 - исполнительные импульсы (предполагается, что длительности, управляющего потенциала больше Длительности исполнительного импульса). Если в приемном

триггере 14 хранится код единицы , то . сигнал по цепи элементов И 7, ИЛИ 12, И 3, ИЛИ 11 поступит на счетный вход счетного триггера .13 и установит его в нулевое или единичное состояние, т.е. .пр инвертирует код, хранящийся в этом триггере до поступления импульса на управляющую шину 20. Так как исполнительные импульсы поступают одновременно на шины 20 и 16, то одновременно со сложением кодов по модулю дв. произойдет сдвиг кода приемного регистра на один разряд вправо. По второму временному такту производится формировайие результата Суммирования двух чисел. Так как формировани потенциала переноса начинается сразу же после переключения тригге{)ов 13.и 14, осуществляемого по первому временному такту, то для выполнения суммирования двух чисел достаточно подать на управляющую шину 21 исполнительный импульс. Исполнительный импульс по цепи И 4, ИЛИ 11 поступает на счетные входы счетных триггеров 13 тех разрядов накапливающего регистра (образованного счётньш триггером 13), в которые поступил потенциал переноса из младшего разряда, и осуществляет их иявертирова ние. Таким образом будет выполнена опе рация сложения двух кодов. Операция вычитания кодов выполняется аналогично рассмотренному. Отличие состоит лишь в том, что по первому временному такту управлшощий потенциал подается на управляющую ши1гу 18, т.е. на счетный вход счетного триггера 13 поступает инверсный код числа, храняще гося в приемном триггере 14. Одновре:менно со сложением кодов по модулю дв производится инвертирование и сдвиг кода приемного регистра на один разряд вправо. Так как операция умножения (деления) кодов состоит из многократного выполнения операции сложения (вычитания) кодов, то нет необходимости поароб,но ра сматривать эти операции. Операция сложения кода накапливающего регистр асо сдвинутым на два разряда влево кодом приемного регистра вы полняется за счет подачи управляющего потенциала на управл5Пощую шину 19. Все прочие элементарные операции не отличаются от операции обычного сложения., Таким образом, в предлагаемом устройстве обеспечивается быстродействие известных арифметических устройств, сокращается количество логических элементов в каждом двоичном разряде и рас ширяется перечень выполняемых опер:аций 7О обретения Формула Арифметическое устройство параллельного действия, каждый разряд которого содержит счетный триггер, приемный триггер, элементы И, ИЛИ, НЕ, причем единичный инулевой выходы счетного триггера подключены к первым входам первого и второго элементов И, выходы которых соединет1Ы со входами первого элемента ИЛИ, выход которого подключен ко второму входу первого элемента И последующего разряда, единичный и нулевой входы приемного триггера подключены к выходам третьего и четве.ртого элементов И, первые входы которых соединены соответственно с выходом второго элемента ИЛИ и выходом элемента НЕ, вход которого соединен с выходом второго элемента ИЛИ, а втхзрые входы третьего и четвертого элементов И подключены к первой управляющей шине, входы второго элемента ИЛИ подключены к выходам пятого, шестого и седьмого элементов И, первые входы которых подключены соответственно ко второй, третьей и четвертой управляющим шинам, а вторые входы пятого и элементов И подключены соответственно к единичным выходам приемных триггеров последующего и дрёдыдушего разрядов, отличающееся тем, что, с целью упрощения устройства, счетный вход счетного триггера подключен к выходу третьего элемента ИЛИ, входы которого соединеныС выходами восьмого к девятого элементов И, первые входы которых подключены к пятой и шестой управляющим шинам, а вторые входы - соответственно к выходам второго и первого элементов ИЛИ предыдущего разряда, вторые входы второго и шестого элементов И подключены соответственно к единичному выходу приемного триггера преды- дуп1его разряда и нулевому вькоду приемного триггера последующего разряда. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 275527, кл. Q Об Р 7/50, 1969. 2.Авторское свидетельство СССР № 318941, кл. q 06 Р 7/50, 1969. 3.Авторское свидетельство СССР № 362295, кл. G, О F 7/38, 197О,