Решаюший блок цифровой интегрирующей структуры Советский патент 1979 года по МПК G06J1/02 

ЯВЛЯК7ГСЯ информапиояными входами бло ка, а первый выход регистра .вьгходноi4 приращ1вния - информационным выходо блока; второй и третий входы масштабЩ)го узла, четвертый вход регистра подынтегральной функции и третий вход регистра остатка интеграла являются управляющими входами блока, а второй выход регистра вь1ходного приращения управлязощим выходом блока |д. Недостатком известного блока явл ется невысокое быстродействие. lifiBJib изобретения - повышение йлстр aeftcTBHss,- .,, .-. - - ПоЬ1 1Шнйя аеШ Шстигаетс Я т что в блбк д6п6лнйтель1н6 Р(& rjteTpfei подынтегральной 4ункции и р& гистры остатка интегра та, гфичем второй я выходы сумматора ьходнЬ го тфиращения соединены соответствен«о с Четвертым и ця1ъ1м входами суммалгч а подынтегральной фушаши, TfJeтий 8 четвёртьтй выходы которого подключёнм cooTBetcTBeHHo к nepSbiM вхоЙак« ftefHaoix) н втбрЬго допсмгайтельньгх регистров подынтегральной фуякдии и к третьему и четвёртому входам умножЙ1«ля, второй и третий выходы умнсн. жителя соединены соответственно с четвертым и входами cyMMatt)pa остатка интеграла, третий и четвертый выходы которого подключены ссютветст вений ко второму и третьему кяодам perHCTjja выходного приращения и к пер еялгл входам; первого и второго дополнительных регистров остатка интеграла; ИйхоДь дополнительных регИстрбйШдЕ тегральной функции соединены сортветсо )веннЬ с шестым и седьмьщ входами Ьумйатора подынтегральной (вйцйй; вы ходы дополнительных регистров «Остатка соедШбШ бретвётстееннсу с шестым и седьмым входами сумматора остатка интеграла; второй выход масштабногЬ узла соединен Со вторыми входами Дополннтёльйызс регистров подьштегра%ной функций; третьи входы допол нитеДьных регистров подынтегральной функции являются информационньтми входами блока, а их четвёртые входы управляющими входами блоки; . входы дополнительных регистров остат интеграла являюггся информахшонньгми входами блока, а их третьи входы ущ авляющими входами блока. Блок-схема решайщего блока представлена на чертеже. В состав решающего блока входят: сумматор I входных прирашений, сумматор 2 подынтегральной функции, регистры 3 подынтегральной функции, умножитель 4, сумматор 5 остатка интеграла, регистры 6 остатка интеграла, регистр 7 выходных приращений, масштабный узел 8, элементы задержки 9, 10, информационные входы 11, 12, 13, управляющие входы 14, 15, информапионный выход 16, управляющий 17. Устройс во работает следующим образом. По сигналу, поступающему из маси табного узла 8 в сумматор 1, происходит вы дШениё восьмеричного кода чиола входных приращений, которое поступает на вход сумматора 2, где происхоййт сложешё со значением содержимого регистров 3, поступакдцего на входы сумматора. 2 в воЬьмёричком коде. Пс лученноё в сумматоре 2 значение подынтегральной фуекций Ь вЬсьлоричном ко- , де поступает на входь умножителя 4, где происходит его умножение на He3St- ч висимую переменную, поступающую по входу 13. V: :: . . . ;:,.;- : В сумматоре 5 происходит сложение полученного в восьмеричтйом кояё после умножителя 4 приращения интеграла с остатком интеграла, который Хранится в регистрах 6.;;; В цейь rtepOHoca сумматора 2 вклаочен однотактный ёлёмен задержки 9, который служит для образования переноса при сложении прйращеетяинтефала с текущим значением подынтеграаьной функ1Шй. . -v./-;-. В цепь перёйоса cyMMat Gpa 5 ЕЙЙЙО чен одаотактиый элемент задержки 1О, который служит для образований йере носа при сложении пр а аёнйа Httt-efpa т с текущим значением рстат1 а грала.- : /. :, „ .:„ / Приращения интеграла с Еяьгхода сумматора 5 поступают в регистр 7, где происходит выделение Шгхоаных приращений интеграла на выход 16 реaiaipijielo блока. В случае переполнеетя разрядной сетки регистров 3, регистр 7 выдаст сигнал в устройство управления по выходу 17. Предлагаемый решающий блок позволяет увеличивать в 2,5-2,78 раз быстродействие, без ухудшения тЬчноста вытеслений и увеличения затрат оборудования.

Формулаизобретени

Решающий блок цифровой интегрирующей структурьг, содержащий сумматор . входных йрйращеннй, сумматор подынтегральной функайн, сумматор остатка интегралй, умножитель, регистр подынтегральной ф таеши, регистр остатка ивтеграла, регистр выходного приращения, масштабный узел и элементы задержки, причем первый выход сумматора входных прирааденай соединен с первьш входом сумматора подьгатегральной функции, первый выход которого, подключен через пер&ый элемент задержки ко второму входу сумматора подынтегральной функции, а второй выход - к первым входам умножителя и регистра подынтегральной функции, выход которого coei динеН с третьим входом сумматора подынтегральной фрпссии, а выход умножителя соединен с входом сумматора остатка интеграла, первый выход которого соединен через второй элемент задержки со вторым входом . С; матора подынтегральной функции, а второй выход - с периэтмй входами регистра выходных нриращенйй и регистра остатка интеграла, которого по/включен к третьему входу сумматора остатка интеграла; первый выход масш. табного узла соединен с первым входом сумматора входных приращений, а второй выход - со вторым входомрегистра подынтегральной (|ункпии; первый вход масштабного узла, вторые, умножителя, сумматора входных л тфащений, регистра остатка ия-геграла и третий вход регистра подынтегральной функции являются информационными входами бло ка, а выход регистра выходного приращения - ии||0рмационным выходом блока; второй и третий входы масштабногю узла, четвертый вход регистра подынтегральной функция я третий вход регистра остатка интеграла являются: управляющими входами блока, а бторсй

выход регистра выходного гфиращения управляющим выходом блока, о т л и ч а ю щ и и с я тем, что, с пелью повышения быстродействия, в него вв&дешл дополнительно регистры подынтегральеюй функции и регистры остатка HllTerpsuia, причем второй и третий выходы сумматора входного приращения соединены соответственно с четвертым и пятым входами сумматора подынтег- ральной функции, третий и четвертый вы ходы которого подключены соответственно к первым входам первого и второго дополнительных регистров подьштеграль- ной функции и к третьему и четвертому входам умяожит елй, второй и третий выходы умножителя соединены соответственно с четвертым и иятьгм входами Сумматора остатка пвтеграла, третий и четвертый вь1ходь{ которого подключеИЬ1 Соответственно ко второму и третьему входам регистра выходного приращения и к первым входам первого и второго дополннтел ьгелх регистров остатка интеграла; выходы дополнительных регистров подынтегральной функции соединены соответственно с шестътм и седьмым входами сумматора подынтегральной функции; выходы дополнительных регистров остатка интеграла соединены соот ветственйо с шестым и седьмым входами сумматора остатка интеграла; второй выход масштабного узла соединен со вто1ры1ми входами дополнительных регистров подынтегральной функции; третьи выходы дополнительных регистров подынтегральной функции яаляюфся информацио№нь1ми входами блока, а их четвертые входа - управляющими входами блока; вторые вхоф дополнительных регистров остатйа янтет ала 51впяются информацио нымя входами блока, а их третьи, входы управляющими входами блока.

Источники информации, принятые во

внимание при етсспертизе

1,Авторское свидетельство СССР № 410417, кл. Ц 0631/02, 1974.

2.Вычислйтейьйоб устройство цифровой интегрирующей структуры. Сб. Цифровые модели интегрирующей-струк туры, Таганрог, 1970