Преобразователь двоичного кода в биполярный код Советский патент 1979 года по МПК H04L3/02 

(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В БИПОЛЯРНЫЙ

КОД

иый вход сумматора 4, где производится сложение двоичных символов по модулю два. В случае появления в двоичной последовательности (N-fl)-или более нулей подряд на выходе элемента И 2 формврует-ся единица, которая, с одной стороны, через элемент ИЛИ записывается в двоичную после/ювательность вместо (N + 1)-го нуля, с другоГгстороны, подается на раздельный вход сумматора 4 для установа (или подтверждения) определенного его состояния, соответствующего результату суммирования, а также после задержки на тактовый интарвал подается на первый блок 5, на стетный вход коммутатора 6, формирующего управляющее напряжение. Полученная в результате сложения по модулю два двоичная последовательность с выхода сумматора 4 подается на вхрды распределителя 8, Кроме того, та же последовательность после задержки на тактовый интервал на втором блоке 7 подается на другие входы распределителя 8,, коммутируемого попеременно управляющими напряжениями с выходов коммутатора б. С помощью распределителя 8 в -зависимости от состояния коммутатора 6 осуществляется формирование двух последовательностей с взаимным чередованием единиц.

Прйменеиие новых функциональнььх узлов и связей обеспечивает повышение скорости и наде киости работы преобразователя кодов, а также существенное упрощение его функциональной схемы.

Формула изобретения

Преобразователь двоичного кода в биполярный код, срдержащий объединенные по одному из входов элементы ИЛИ и И, к другим входам которого подключены выходы регистра сдвига, а выход элемента И через элемент ИЛИ подключен к входу регистра сдвига, а также коммутатор, выходы которого подключены к -соответствующим входам распределителя полярности единиц, отличающийся тем, ЧТО; с целью повышения быстродействия и надежности работы преобразователя, введены сумматор по модулю два и два блока задержки, при этом выходы регистра сдвига подключены к счетным входам сумматора по модулю два, к раздельному входу которого подключен выход элемента И, который через первый блок задержки подключен к счетным входам коммутатора, а выход сумматора по модулю два непосредственно и через второй блок задержки подключен к соответствующирл входам распределителя полярности единиц.

s Источники информации, принятые во внимание при экспертизе

1. Патент ФРГ № 2430760, кл. Н 03 К 13/24, 973.