Устройство для вычисления функции Советский патент 1979 года по МПК G06F7/38 

1 , , Предлагаемое изобретение отиоситс к области цифровой вычислительной техники и может бьать использовано в цифровых вычислительных машинах и ,- . устройствах, построенных на рснойе . больших интегральных схем. i Известно устройство для вычислени функции , содержащее два суммато ра, регистры и счетчики 1. Иедостат ком этого устройства является oTHioc« тельно низкое быстродействие. Наиболее близким к изобретению по своей технической сущности является устройство, содержащее входной и выходной регистры, первый и второй сумматоры, регистр сдвига, блок сдвига и шифратор, вход которого соединен с выходом регистра сдвига, выход взгод ного регистра соединен с первым входом первого сумматора, выход которого соединен с первым входом входного регистра, первый и второй входы йторого сумматора соединены с выходами блока сдвига и выходного регистра соответственно, а выход соединен с первым входе выходного регистра 2 Недостатком известного устройства является невозможность выполнения . вычислений, когда в устройство посТупили еще не все разряды входного слова, например, когда вхо.цная информация поступает, последовательно разряд за разрядом с цифровых измерительных приборов поразрядного уравновеааивания или преобразователей аналог-код. Это снижает: Шстродействйе системы. Другим недостатком известного устройства является сложность его интегрального исполнения, связанная с большим числом внешних выводов, Прёйл ага ёйоё у St ройст и о бтл ича ет ся от изйёстного тем, что оно содер-жит первый koiuBvtyTaTop, первый и вто- , рой входы которого соединены с выходами шифратора и регистра сдвига соответственно, а вьгход соединен .со вторым входом первого сумматора, первый и второй злементы И, первый h .второй элементы запрета, элемент задержки, триггер и второй коммутатор, входы которого соединены с выходами регистра сдвига и выходного регистра соотйетственно, первый выход второго ксвлмутатора соединен с первым входом перйого элемента И и .с запрещающим входом первого элемента запрета, первый вход которого соединен с выходом триггера,- первый вход которого соединен со вторым выходом второго коммутатора, а второй вход - со вторыми

662937 ..

входами первых элементов И запрета и через элемент ЗсЩержки - со входом рёгйстрасдвига. Третий вход первого

коммутатора соединен с первым входом

второго элемента И, выход которого соединен со вторым входом выходного регистра, а второй вход - со вторым входом входного регистра и с выходом второго элемента запрета, запрещаювдий вход которого соёДйнеас втаходом энйкбвогЬ.разряда первого сумматора, входы блока сдвига соединены с выходами регистра сдвига и выходного регистра соответственно.

На чертеже изображена ст р уктурная схема устройства для вычисления функции .15

В состав устройства входят входной регистр 1, первый сумматор 2, регистр сдвига 3, шифратор 4 и первый коммутатор 5. Выходы входного регистра 1 связаны с первыми входами 20 первого сумматора 2, вторые входы которого подключены к выходам коммутатора 5. Выходы сумматора 2 соедиЙенысо входами {эёгистра i,Регистр сдвига 3 содержит (п+3) 25 разрядов. Выходь йервых п его разрядов связаны со входами шифратора 4 и коммутатора 5. Выходы шифратора 4 подключён ко втором входам коммутатора 5.30

В состав устройства входят также выходной регистр б, второй сумматор 7, блок сдвига 8 и второй коммутатор 9. Выходы выходного регистра б подклю чены к первым входам второго сууолатора 7, к информационным входам блока сдвига 8 и kо входам второго коммутатора 9.Выходы регистра сдвига 8 связана со бторьоли входами сумматора 7, выходыкоторого подключены ко входам внкодйрго регистра 6. Выходы ре 40 гистра сдвига 3 подключены к управляющим вxoдa J блока сдвига 8 и коммуTaijppa 9. каждого 1-го разряда регистра сдвига 3 связан с управляющим входом сдвига на i разрядов бло- 45 ка сдвига 8, который предназначен для сдвига кода от одного до п раэряДЬё. Поэтому к его управляющим входйм подключены первые п разрядов регистра сдвига 3. 50

В состав устройства также входят эJ eмeнты запрета 10,11, элементы И 12,13, триггер 14 и задержки 1,5. Выход элемента задержки 15 связан Of- цепью сдвига регистра сдвига 3. „ Знаковый разряд сумматора 2 связан с инверсным рхрдом элемента запрета 10, выход которого подключен к цепи приема кода входного регистра 1 и к первому йходу элемента И 12. Bыk6д эЛёмента И 12 связан с цепью приема ко- 60 да выходного регистра б. Первый выход коммутатора 9 подключен ко входу эле мента И 13 и к инверсному входу элемента запрета 11. Второй выход коммутатора 9 подключен .к информационному 65

входу триггера 14, выход которого связан со-входом элемента запрета 13,

Устройство также содержит информационные входы 16,17, управляющие входы 18-20 и выходы 21,22. Информационные входы 16,17 подключены к управляющим входам коммутатора 5. Управляюищй вход 18 связан со входом элемента запрета 10 . Управляющий вход 19 подключен к третьему управляющему входу коммутатора 5 и ко второму входу элемента И 12.

Управляющий вход 20 связан с управляющим входом триггера 14 и входами элемента запрета 11 и элемента И 13, выходы которых соединены с выходами 21,22. Кроме того, управляющий вход 20 соединен со входом- элемента за- .деркки 15.

Сумматоры 2,7 могут быть комбинационными. Входной и выходной регистры могут быть построены на основе триггеров с внутренней задержкой. Входной регистр 1 содержит п разрядов а выходной регистр 6 содержит (п+2) разряда, причем двастарших разряда предназначены для хранения целой Части результата.

- В шифраторе 4 записаны в дополнительном коде константы in (1+2), где i.l,2....n.

Коммутатор 5 содержит п групп элементов И, по три элемента в каждой группе. Первый вход первого элемента И 1-й группы подключен к выходу (1-1)-го разряда регистра сдвига 3.

Первый вход второго элемента И каждой i-й группы связан с выходс 1 i-ro разряда регистра сдвига 3. Первый ё)4од третьего элемента/И каждой 1-й группы подключен к i-му выходу шифратора. Вторые входы элементов И всех трех групп связаны соответственно с информационными вхог.ами 16,17 и управляющим входом 19. Выходы элементов И каждой группы объединяются с помощью элементов ИЛИ.

Коммутатор 9 построен из (п+2) групп элементов И. Каждая группа

состоит из двух элементов И. Первый вход первого элемента И каждой i-й группы связан с выходом i-ro разряда

выходного регистра 6. Первый вход второго элемента И каждой i-й группы связан с выходом (i+l)-ro разряда выходного регистра б (предполагается, что старите разряды выходного регистра 6 иметот меньшие номера). Вторые входы элементов И каждой i-й группы, связаны с выходом (i+l)-ro разряда регистра сдвига 3. Выходы первых элементов И всех групп объединены с помощью элементаИЛИ, выход которого «бдключей ко входу элемента И 13. Выходы вторых элементов И всех групп объединяются с помощью элемента ИЛИ, выход которого соединен с входом триггера 14. Предлагаемое устройство работает следующим образом. В начальном состоянии в первом разряде регистра сдвига 3 записана единица, в остальных разрядах - нул В выходном регистре 6 записано числ равное единице, т.е. во втором разряде записана единица. Входной регистр 1 установлен в нулевбе состоя ние. Вычисление функции € осуществляется в, (п+3) циклах, каждый из которых состоит из шести тактов. К началу первого такта каждого i-ro цикла на информационные входы 16,17 поступают сигналы, значения к торых характеризуют значение очеред го разряда операнда (операнд поступает, начиная со старших разрядов). Если единичный сигнал поступает на информационный вход 16, то очередно разряд операнда численно равен 2. Если единичный сигнал поступает на информационный вход 17, то очередно разряд операнда численно равен 1. В случае, если единичный разряд н.е поступает ни на ойин из информационных входов 16,17, очередной разряд операнда численно равен 0. Значение оп ранда ограничено . В первом такте по управляющему сигналу, поступающему на управляющий вход 18, производится прием в регистр 1 кода с выхода сумматора 2. Этот код численно равен сумме кода, записанного в регистре 1 к началу первого такта, и кода, записанного в регистре сдвига 3. В этом случае, если единичный сигнал поступает на информационный вход 16, в (1-1)-й разряд содержимого входного регистра 1 прибавляется единица. Если единичный сигнал поступает на информаци онный вход 18, единица прибавляется в i-й разряд содержимого входного регистра 1. Если же на информационных входах 16,17 присутствуют нули, содержимое регистра 1 не меняется. К началу второго такта сигналы с информационных, входов 16,17 снйма,ются, а на управляющем входе 19 уста навливается единичный .сигнал, который присутствует до конца i-ro Цикла вычислений. Во. втором, третьем,четвертом и пя том тактах управляющий сигнал поступ ет также на управляющий вход 18. По этому сигналу в регистр 1 производит :ся прием кода,значение которого равн алгебраической сумме кода, находивше гося в регистре 1 к. началу такта и константы (1+2), которая выбирается из шифратора 4 единичным сигналом с выхода i-ro разряда регистра сдвига. Если же значение этого кода оказывается отрицательным (о чем свидетельствует единица в знаковом разряде сумматора 2), элемент запрета 10 запрещает прохождение сигналов на прием кода в регистр 1. В результате, по окончании пятого такта в регистре 1 входного слова образуется минимальный положительный остаток от вычитания из содержимого, регистра.1 от опной до четырех кон стант -Вп (1+2 ) . Сигналы с выхода элемента запрета 10 через элемент И 12 разрешают прием кода с выходов второго сулллатора 7 в выходной регистр 6. В выходном регистре 6 осуществляется прием кода, значение которого равно сумме кода, который был записан в выходном регистре 6 к началу такта, и этого же кода, сдвинутого вправо наi разрядов. В шестом такте по управляющему сигналу, поступающему на управляющий вход 20, производится выдача информации на выходы 21,22. При этом на ; один вход элемента И 13 и инверсный вход элемента запрета 11 поступает значение (i-l)-ro разряда выходного регистра 6 (выход информации производится, начиная с 2-го цикла). В триггере 14 к этому времени зафиксировано/значение этого же разряда результата, которое было записано в выходном регистре 6 к началу i-ro цикла. . Если единичный сигнал присутствует на выходе 21, это свидетельствует о том, что очередной разряд требуемого значения функции численно равен 2. в случае, если единичный сигнал появится на выходе 22, очередной разряд требуемого значения функции чяс- ленно равен 1. Если же единичный сигнал не появится ни на одйом из выходов 21,22, это свидетельствует о том, что очередной разряд требуемого значения функции численно равен 0. По окончании управляющего сигнала, поступающего на упра Эл пощий вход 20, содержимое i-ro разряда выходного Регистра 6 записывается в триггер 14. Kpofte того, производится сдвиг информации в регистре сдвига 3, вправо на один разряд. На этом оканчивается один цикл вычислений. в результате выполнения (п+З) циков на выходах 21,22 формируется оследовательно разряд за разрядом ребуемое Значение функции У,прел:5 тавленное избыточным двоичным кодом цифрами 0,1,2 в Каждом разряде. Рассмотрим работу устройства на примере. Пусть необходимо вычислить функцию в точке X 0,022102. Разрядность представления операнда и результата . В табл. 1 показаны значения конС ант ,.(l+2-) , где ,2,3,4,5,6, начения которьгх выражены в дополительном коде. Вычисление требуемого значения 66293 5 10 7 .8 TpyHKUHH иллюстрируется в табл.2,3 в каждом цикле вычислений. В табл.2 показаны состояния регистра сдвига 3, входного регистра 1, сложение двух чисел на сумматоре 2 в первых шести циклах вычислений, так как и операнд поступает на входы устройства только в первых шести циклах. Процесс преобразования аргумента в каждом цикле показан до тех пор, пока остаток от алгебраического сложения содержимого регистра 1 и констант не становится отрицательным и прием кЬда в регистр 1 не производится. Та6лица2

0,000000

Иск.сост.

о,000100

0,0101002

0,001101«

100000000

-0,000100

- 0,010100

.oioioo

1,111001

-0,001101

-0,001101

1,111001

-0,001010

,001010

.11110Р

- 0,000110 -..0,000110

«0,000010

д,;.1иоо

1,111110

000010000

-0,000000

0,000000662937

11

10;ОООТСГ1-10 ,000101

-51-10,000101 00.001000

10 ,001101-1 о,001101

-в-10,001101 ,000100

,010001 +00,000010

8 б

000000001 10,010101

10,010101в результате выполнения 9 цикло:в вычислений на выходах устройства последовательно разряд за разрядом сформировался код 01,210101 /ГО,°010101/2 2,328До .

Значение аргумента ,022102 ,/0,110110/2 ,845До .

Табличное значение -€0,845 2,32798.

Из рассмотренного примера звидно, что значение функции в предлагаемом устройстве вычисляется в (п+3) циклах, причем, благодаря совмещению во времени процессов поразрядного ввода операнда и вычисления очередных цифр результата, старшие разряды требуемо1 6 значения функции, которые несут большую информацию о нем, вычислшотся в первых циклах. Это позволяет эффективно использовать предлагаемое устройство S систёмах управЛения процессами в реальном масштабе времени, когДа процесс формирования цифр операнда ограничен внешними факторами, а управляющее возд ействиё дл я Исполнительного органа системы управления формируется непосредственно по резултатам вычислений. Определим время.

12

о о

.

о

1 1

1

необходимое для формирования и отработки этого управляющего воздействия В предлагаемом устройстве старший разряд требуемого значения функции вычисляется во втором цикле и исполнительный орган системы управления начинает отрабатывать полученное управляющее воздействие. Для определенности полагаем, что время отработки управляющего воздействия исполнительным органом системы управления tn(n+3)t, где t - период поступлени цифр операнда, Тогда время формирования и отработки управляющего воздействия Tj 2t4-tu.

Предположим, что при . Тогда для известного устройства 2 получим T 60t+ty 100t, а T 2t+40t 42t. Таким образом, в данном случае предлагаемое устройство позволит уменьшить время формирования и отработки исполнительным органом системы управления в 2,5 раза. Кроме того, предлагаемое устройство позволит увеличить быстродействие при работе в вычислительной среде. Пусть последовательно соединены К устройств, врмя вычисления в каждом из которых