Адаптивное вычислительное устройство Советский патент 1979 года по МПК G06F7/38 

(54). АДАПТИВНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к области вычислительной техники и предназначено дня реализации логических и ари метических устройств, и опеоаиий. Известны вычислительные автоматы, построенные на основе однородных -стр тур Г1 . Однако, соединение ячеек этих стр тур по принципу близкодействия накла вает ограничения на синтез реализуемых в них устройств, приводит к боль шим aaTpaTaivi ячеек на образование со динительных каналов. Неоднородность внутренней-структуры ячеек приводит их низкой технологичности, чем объяс няется ограниченный круг их практического использования. Яаибо-г ее близким по технической сущности к предложенному является адаптивное вычислительное устройство, содержащее матрицу многофункциональных логических элементов, входы которых подключены к выходам первой коммутирующей матрицы, блок памяти, блок управления и первый блок настро ки. Выходы первого блока настройки подключены ко входам настройки первой коммутирующей матрицы. Выходы блока управления подключены ко входам блока памяти и первого блока настройки, а также к управляюирм входам многофункциональных логических элементов матрицы. Это устройство представляет одномерную вычислительную среду, у которой Логические модули могут быть соединены последовательно, и их входы закреплены за определенными разрядами блока памяти. Выходы логических модулей также закреплены за разрядами блока памяти 2. Однако это накладывает ограничения- на синтез устройства с разветвлениями и обратными связями, устройств с регистрами различной разрядности, повышает затраты оборудования и снижает быстродействие, в том числе и при выполнении операций нещ. отдельными разрядами слов, например, при вычислениях над конечными полями; решении модулярных разностных уравнений. Эти недостатки объясняются отсутствием возможностей соединять любые разряды элементов памяти с входами любого логического-модуля, и выделять отдельные алименты памяти. Цель изобретения - повышение быстродействия . Это достигается тем, что в устройство введены вторая коммутирующая матрица, второй блок настройки, соединенный своими выходами с настроенными входами второй коммутирующей матрицы, а входами - с соответствующими входами блока управления, группа элементов И, первые входы которых соединены с выходами многофункциональ 1ых элементов матрицы. Вторые входы Элементов . И соединены с выходами блок памяти, а третьи входы элементов И группы соединены с соответствующими выходами блока управления. Выходы эле ментов И группы подключены ко входам второй коммутирующей матрицы. Входы блока памяти соединены со входами уст ройства и выходами второй коммутирующей матрицы. ri.a чертеже изображены структурная схема: адаптивного вычислительного уст ройства. Устройство содержит блок памяти чи сел 1 (Коммутирующие матрицы 2 и 3 с блоками настройки 4 и 5,матрицу б мно гофункциональных логических элементов (МЛЭ) 7, блок, управления 8 и группу эл ментов И 9.Блок памяти 1 содеряшт эле ,менты памяти (ЭП) 10, соединенные через .элементы И 11 последовательно. Вх дами 12 устройства являются входы ЭП 10, а выходами 13 - выходы МЛЭ 7. Выход любого ЭП 10 через коммутирующую (Матрицу 2 может быть соединен с входом любого МЛЭ 7,причем на один и.тот же МЛЭ могут быть поданы выходы нес,кольких ЭП, расположенных в любом необходимом порядке. При этом коммутирующая матрица 2 обеспечивает выполнение операций сдвига и перестановок. Выходы любого МЛЭ через элементы И 9 и коммутирующую матрицу 3 могут .быть подключены к входу любого ЭП. Выходы ЭП через элементы И 9 и коммутирующую матрицу 3 также могут быть подклю чены к входам ЭП для образования коль цевых регистров и выполнения операций циклического сдвига. Коммутирующая матрица 3 позволяет образовывать обратные связи и последовательное соеди нение МЛЭ 7 через ЭП и коммутирующую матрицу. 2. При этом ЭП выполняют, функции нормализующих элементов. Элементы И 11 соединяют выходы и входы ЭП при подаче сигналов из блока управ-. ления, 8 на вторые входы схем И, позво ляя тем самым образовывать последовательные- регистры сдвига. В противном случае осуществляется параллельная ра бота ЭП. Выходы блока управления 8, подключенные к ЭП, обеспечивают выпол нение операций сброс и сдвиг Выходы блока управления 8, подключенные к входам элементов 9, осуществляют выборку либо выходов ЭП, либо МЛЭ. Устройство работает следующим образом. Перед началом работы в бл.оки настрой ки 4 и 5 коммутируюивчх матриц 2 и 3 записываются коды соединения ЭП и МЛЭ. По сигналам блока управления 8 осуществляется настройка коммутирующих матриц, установка элементов И 9 в требуемые положения, соединение ЭП, при необходимости, в последовательные регистры, настройка МЛЭ 7 на реализацию той или иной логической функции. Настройка МЛЭ может осуществляться и путем перестановки их входных сигнаfiOB посредством коммутирующей матрицы 2. Входные сигналы поступают на вхоJpjj 12 ЭП 10, с выхода которых числа, предназначенные для обработки, через коммутирующую матрицу 2 выдаются на входы МЛЭ 7. Результат, полученный на выходах МЛЭ после прохождения обрабатыва емых чисел через созданную схему либо выдается на выходы 13 устройства, либо записывается в элементы памяти для использования в вычислениях на последующих этапах. Предлагаемое устройCJTBO, по сравнению с прототипом, имеет меньшее число МЛЭ и точек коммутации при реализации одинаковых схем, большее быстродействие и более простую настройку при реализации схем с обратными связями, при выполнении операций над отдельными регистрами .Так , например,при реализации каскадного кольцевого делителя с переменным коэффициентом деления от 2 до 999 предлагаемое устройство имеет большее быстродействие, почти в три раза меньшее .число точек коммутации и в 7 раз меньшее число МЛЭ. Сравнение предлагаемого устройства с ячейками однородных сред показывает, следующее. Большая интегральная схема (БИС), описанная в 1 с. Д54, позволяет выполнять не более девяти функций от четырех переменных, имеет сложный- . алгортм настройки и ограниченные коммутационные возможности. В то же время, при использовании в качестве МЛЭ программируемого запоминающего устройст-ва с восемью адресными шинами реализуются любые функции от восьми переменных, а полнодоступная коммутирующая матрица 8x8 может быть размещена в одном корпусе БИС. Формула изобретения Адаптивное вычислительное Устройство, содержащее матрицу многофункциональных логических элементов, входы которых подключены к выходам первой коммутирующей матрицы, блок памяти, блок управления и первый блок настройки, причем выходы первого блока настройки подк ючены к входам настройки первой коммутирующей матрицы, выходы блока управления подключены к . входам блока памяти, первого блока на