I
Изобретение относится к автоматике а вычислительной технике и может быть использовано при построении устройств, осуществляющих двоично-десятичное преобразование информации.
Известен двоично-десятичный прео азователь, содержащий сумматор, регистр сдвига, блок управления и элемент задержки l . Недостатком этого устройства является низкое быстродействие.
Наиболее близким по технической сущности и схемному решению яваяется тфёобразовате/ь, содержащий регистр сдвига, первый сумматор, первый элемент задержки, два элемента И и блок управления, первый и второй выходы которого соответственно соединены с первыми входами первого и второго элементов И, выход первого элемента И соединен с первым входом регистра сдвига, второй вхоа которого соединен с информационной щиной преобразователя, выход регистра сдвига соединен с первым входом первого сумматора и через первый элемент задержки - со вторым входом первого сумматора 2 ,
Недостатком этого преобразователя является i относительно низкое быстродействие.
Цель изофетения состоит в увеличении скорости преобразования.
Это достигается за счет выполнения умножения на сто и одновременного получения двух десятичных разрящов результата. Для этого предлагаемый преобразователь содержит второй сумматор, второй элемент задержки, коммутатор и блок памяти, первый вход оторого соединен с третьим выходом блока управления, второй вход блока памяти через коммутатор соединен с выходом второго элемента И, а выход блока памяти соединен с выходной шиной преобразователя, выход второго сумматора соединен со вторыми входами первого и второго элементов И, ГБрвый вход второго сумматора соединен с выходом первого сумматора, а второй вход второго сумматора через второй элемент задержки соединен с выходом первого элемента задержки. Иа чертеже показана функциональная схема предлагаемого преобразователя, на которой приняты следующие обозначения: управляющая шина 1, блок 2 управления, первый и второй элементы И 3,4, регистр 5 сдвига, информационная шина 6 коммутатор 7, блок 8 памяти, выходная шина 9, Первый и второй (двоичные) сум маторы 10, 11, первый и второй элементы задержки 12, 13« Управляющая шина 1 необходима для подачи сигнала, пуска на вход блока 2 упр вления, обеспечивающего работу всего устройства в целом. Первый выходблока управления 2 соединен с первым входом первого элемента И 3, управляющего циркуляцией остатков во всех циклах, кроме первого. Второй выход блока управления 2 соединен с первым входом второго элемента И 4, обеспечивающего прохо 1сдение старших семи разрядов произведения. Выход первого элемента И 3 соединен с первым входом регистра 5 сдвига, обеспечивающего циркуляцию и хранение находящейся в нем информации. Второй вход регистра 5 сдвига соединен с информационной щиной 6, служащей для записи исходного двоичного числа. Выход второго элемента И 4 соединен со входом коммутатора который выбирает необходимую ячейку блока памяти 8. Блок памяти 8 хранит девяносто девять двоично-десятичных чисел (по числу комбинации двух десятичных цифр от нуля до девяносто девяти). Выход блока памяти 8 пааключен.к выходным шинам 9, являющимся выходом устройства. Управление вьщачей двух тет рад искомого числа производит блок управления 2, для чего его третий выход подключен ко второму входу блока памяти 8. Выход регистра 5 сдвига соединен с первым входом первого двоичного сум матера 1О непосредственно и через первый элемент задержки 12, смещающий двоичную информацию на позиции в сторону старших разрядов, со вторым ег входом и входом второго элемента задержки 13, смещающего информацир на три позиции в сторону старших разрядов Выходы первого двоичного сумматора 1О и второго элемента задержки 13 соедин ны соответственно с первым и вторым вхопами второго двоичного сумматора 1 выход которого соединен со вторыми вхоаами первого и второго элемента И 4. Необходимо отметить, что первый и второй двоичные сумматоры 10, 11 совместно с первым и вторым элементами задержки 12, 13 обеспечивают умножение содержимого регистра сдвига 5 на 11О0100 (сто в двоичном коде). Преобразование осуществляется в следующей последовательности. Па блок 2 управления поступает по управляющей шине 1 сигнал начала преобразования. Одновременно на регистр 5 сдвига с информационной щины 6 записывается двоичное число, подлежащее преобразованию. После этого начинается первый цикл преобразования. При этом содержимое регистра 5 сдвига последовательным кодом поступает на первый вход первого двоичного сумматора 1О, а на второй вход - со сдвигом на три разряда. С выхода первого двоишого сумматора 10 коды поступают на первый вход второго десятичного сумматора 11, суммируясь с содержимым регистра 5 сдвига, смещенным на пять позиций в сторону старщих разрядов, поступающие на второй его вход с выхода второго элемента задержки 13. Таким образом, производится умножение двоичного числа на сто косвенным путем (путем сдвигов и сложений). При этом младшие разряды произведения (остаток) через первый элемент И 3 записываются в регистр -5 сдвига с первого по .(п -2) разряды, а два его младших разряда необходимо установить в нулевое состояние. Старщие семь разрядов произведения, через второй элемент И 4 записываются на коммутатор-7. В следующем такте производится выбор соответствующей пары тетрад из блока 8 памяти, поступающей на выходную шину 9, являющуюся выходом преобразователя. Па этом первый цикл преобразования заканчивается. В последующих циклах процесс умножения на сто, выделения старших семи разрядов произведения и остатков и выбор соответствующей пары тетрад повторяется. Таким образом, за один цикл преобразования получается два разряда выходного кода, что позволяет в два раза повысить скорость преобразования. Формула изобретения Преобразователь двоичной дробя в двоично-десятичную дробь, содержащий регистр сдвига, первый сумматор, пер57
вый элемент задержки, два элемента И и бпок управления, первый и второй выходы которого соединены соответственно с первыми входами первого и второго э юментов И, выход первого элемента И соединен с первым входом регистра сдвига, второй вход которого соединен с информационной шиной преобразователя, выход регистра сдвига соединен с первым входом первого сумматора и через первый элемент задержки - со вторым входом первого сумматора, отличающийся тем, что, с целью увеличения скорости преобразования, он содержит второй сумматор, второй элемент задержки, коммутатор и блок памяти, первый вход которого соединен с третьим выходом блока управления, второй вход - че35686
рез коммутатор соединен с выходом второго элемента И, а выход - соединен с выходной шиной преобразователя, выход второго сумматора соединен со вторыми 5 входами первого и второго элементов И первый вход второго сумматора соединен с выходом первого Сумматора, второй вход второго сукшатора через второй элемент задержки соединен с выходом первого 10 элемента задержки.
Источники информации, принятые во внимание при экспертизе
1. Авторское свидетельство СССР 15 N, 302774, кл. Q 06 F 5/02, 1969.
2 Авторское свидетельство СССР № 226258, кл. G 06 F 5/02, 1968 (прототип)
