Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразующих устройств.
Известен преобразователь двоичного кода в двоично-десятичный, содержащий двоично-десятичный сдви- . гающий регистр, разделенный на тетрады, двоичный регистр, блоки коррекции и управления сдвигом 1. .
Недостатком известного устройства является большая сложность и большой объем аппаратуры в блоках коррекции.
Наиболее близким по технической сущности к предлагаемому является преобразователь правильной двоичнодесятичной дроби в двоичную дробь и целых двоичных чисел в двоичнодесятичные, содержащий двоично-десятичный сдвигающий регистр, разделенный на п тетрад, где п - число двоично-десятичных разрядов преобразуемого числа, двоичный регистр, одноразрядный , блоки управления коррекцией, блок управления, блок коррекции, первый элемент И, первый вход которого соединен с выходом блока управления коррекцией, второй вход соединен с выходом блока
коррекции, а выход первого элемента И соединен с первым входом одноразрядного сумматора, второй вход которого соединен с первым выходом первой тетрады сдвигающего регистра, выход одноразрядного сумматора соединен со входом первой тетрады сдвигающего регистра, второй выход которой соединен со входом блока управления коррекцией. Кроме того, известный преобразователь содержит дополнительный регистр и логический блок 2.
Недостаток этого преобразователя заключается в относительно низком быстродействии, связанном с тем, что число производимых коррекций в каждом цикле прямо пропорционально числу тетрад..
Цель изобретения - повышение скорости преобразования. Поставленная цель достигается тем, что коррекцию кодов осуществляют одноразрядные су а аторы, включенные в каждую преобразующую тетраду сдвигающего регистра.
Для этого предлагаемый преобразователь содержит (п-1) одноразрядных сумматоров, (п-1) элементов памяти, (п-1) элементов И записи, (п-1) блоков управления коррекцией, (п-1)
элементов И, выходной коммутатор, входной коммутатор, выходы которого соединены со входамл двоичного регистра, выходы которого соединены с первой группой входов выходного коммутатора, вторая группа входов выходного коммутатора соединена с группой выходов блока управления и с первой группой входов входного коммутатора, вторая группа входов входного коммутатора соединена с первым входом п-ой тетрады сдвигающего регистра и выходом п-ого одноразрядного сумматора, выход i-oro (i 1-(n-1) одноразрядного сумматора соединен с первым входом i-ой тетрады сдвигающего регистра и с входом i-oro элемента памяти, выход которого соедине с первым входом 1-ого элемента И записи, выход i-oro элемента И записи соединен со вторым входом {i+l)-oй тетрады сдвигающего регистра, вторые входы всех элементов И записи соединены с первым выходом блока управления, второй вход первой тетрады сдвигающего регистра соединен с выходом выходного коммутатора, первый вход j-oro (j 2-7-n) одноразрядного сумматора соединен с выходом j-oro элемента И, первый вход которого соединен с выходом j-oro блока управле.ния коррекцией, вторые входы всех элементов .И соединены с выходом блока коррекции, вход которого соединен со вторым выходом блока управления, первый выход j-ой тетрады сдвигающего регистра соединен со вторым входом j-oro одноразрядного сумматора, второй вход j-ой тетргщы сдвигающего регистра соединен со входом j-oro блока управления коррекцией, третьи группы входов выходного и входного коммутаторов соединены соответственно с третьим и %1етвертым выходами блока управления.
На чертеже представлена функциональная схема предлагаемого устройства.
Устройство содержит управляющую . шину 1, блок 2 управления, элементы 3 памяти, элементы И 4 записи, шины 5 двоичной информации, сдвигающий регистр б, входной коммутатор 7, тетрады 8, элементы И 9, шины 10 десятичной информации, двоичный регистр 11, блоки 12 управления коррекцией, блоки 13 признака коррекци .элементы 14 памяти, блок 15 коррекц (двухкодовый элемент ИЛИ), выходной коммутатор 16, элементы И 17,18, элмент ИЛИ 19, одноразрядные сумматоры 20.
Управляющая шина 1 предназначена для пуска всего устройства в целом. Блок 2 управления вырабатывает признаки и сигналы, необходимые для функционирования всего устройства. Элементы 3 памяти хранят содержимое старших разрядов всех тетрад, Элеме
ты И 4 записи .обеспечивают запись содержимого элементов памяти в необходимый момент времени в младшие разряды всех тетрад одновременно. Шины 5 двоичной информации предназначены для записи двоичного числа, подлежаь.его преобразованию. Сдвигающий регистр 6 хранит и сдвигает содержащуюся в нем информацию. Входной коммутатор 7 предназначен для записи в каждом цикле значения разряда переноса, появляющегося на выходе старшей тетрады. Тетрады 8 хранят исходную информацию или результат промежуточных вычислений. На чертеже тетрады сдвигающего регистр б расположены в порядке убывания десятичных разрядов снизу вверх,Элементы И 9 являются составной частью входного коммутатора 7 и обеспечивают запись результата преобразования правильной двоично-десятичной .дроби в двоичный регистр 11. Шины 10 двоично-десятичной информации служат для ввода двоично-десятичной дроби в тетрады сдвигающего регистра б. Двоичный регистр 11 предназначен для хранения исходного целого двоичного числа, либо результа промежуточных вычислений, блоки 12 управления коррекции вырабатывают и хранят для каждой тетрады двоичнодесятичного числа признак коррекции Составными элементами каждого блока 12 управления коррекцией являются блоки 13 признака коррекции-и элементы 14 памяти. Блок 15 служит для коррекции всех тетрад сдвигающего регистра 6. Выходной коммутатор 16 служит для последовательной выдачи разряда преобразуемого двоичного сигнала. В состав коммутатора входят К элементов И 17 и элементы ИЛИ 19. Элементы И 18 служат для подачи корректируемого кода. Одноразрядные двоичные сумматоры 20 служат для сложения исходного числа или промежуточных значений с кодом коррекции. Преобразование как двоичнодесятичной дроби, так и целого двоиного числа осуществляется методом сдвига исходного числа (а затем промежуточных результатов) на один разряд в сторойу старших разрядов с последующей одновременной коррекцие всех тетрад двоично-десятичного числа, если есть перенос из предыдущих (младших) тетрад.
Преобразование правильной двоичндесятичной дроби в двоичную дробь заключается в последовательных сдвигах исходной дроби (или промежуточных результатов) в сторону старших разрядов (производится умножение на 2) и выделении целой части,представляющей собой искомую двоичную дробь, начинающуюся со старшего разряда. При этом те тетрады, которые до сдвига больше или равны пяти, корректируются прибавлением кода ООН
Работа в этом режиме заключается в следующем.
Сигналом, поступающим по управляющей шине 1 запускается блок 2 управления, вырабатЕлваюиий потенцию десятичного преобразования и такты, необходимые для коррекции и сдвига исходной информации (промежуточных результатов). Одновременно по шинам 10 десятичной информации записываетс исходная двоично-десятичная дробь в тетрады 8 сдвигающего регистра б,При этом тетрады 8 и одноразрядные сумматоры 20 образуют последовательные сумматоры для сложения четырехразрядных чисел. В первом такте производится одновременный анализ всех тетрад двоично-десятичного числа. При этом, если содержимое тетрад до сдвига больше или равно 5, то вырабатываются и запоминаются блоками 12 управления коррекцией признаки коррекции (сигналы переноса). В последующих четырех тактах производится коррекция всех тетрад двоично-десятичного числа путем сложения содержимого тетрад 8 сдвигающего регистра с корректирукйцими кодом ООН. При этом старшие разряды всех сумм (кроме старшего разряда i-той суммы) записываются на (1-1)-й элемент памяти. Старший разряд i-той суммы с выхода сумматора 20 старшей тетрады поступает через соответствушодай элемент И 9 входного коммутатора 7, в ДВОИЧНЫЙ регистр 11, начиная со старше, чч разряда.Вслед за этим в пятом, ыес-.сом и седьмом тактах производится одновременный сдвиг вправо младших трех разрядов всех тетрал 8 сдви гающго регистра, а содержимое элементов 3 памяти в восьмом такте записываетс в младшие разряды последующих тетрад 8. По окончании сдвига все тетрады сдвигающего регистра хранят промежуточный результат для следующего цикла преобразования. Описанный процесс коррекции и сдвигов производится п циклов по 8 тактов каждый, с той лишь разницей, что снимаемая информация со старшего сумматора в каждом цикле записывается через элемент И 9 ВХОДНОГО коммутатора 7 в соответствующий разряд двоичного регистра 11.
В табл.1, где представлен процесс преобразования правильной двоичнодесятичной дроби 0999.
Рассмотрим преобразование целого двоичного числа. Метод сдвига и коррекции заключается в том, что исходное двоичное число сдвигается в сторону старших разрядов, с выделением старших разрядов двоичного числа, поступающих в двоично-десятичный реверсивный сдвигающий регистр. При
этом те же тетрады, которые больше или равны тяги, суммируются с корректирующим кодом 0011.
Работа в этом режиме производится Следующим образом.
5 Сигнал, поступающий по управляющей шине 1, запускает блок 2 управления, вырабатывающий потенциал двоичного преобразования, необходимое число циклов и тактов преобразования. Одноq временно по шинам 5 двоичной информации записывается параллельным кодом исходное целое двоичное число. Коррекция и сдвиг содержимого всех тетрад 8 сдвигающего регистра произc водится одновременно.
При этом в младший разряд младщей тетрады 8 поступает информационный . разряд (перенос) с двоичного регистра 1.1, Двоичный регистр 11 служит лишь для хранени.я информации, а не обходимый сдвиг осуществляется в каждом цикле съемом соответствующего разряда (начиная со старшего в первом цикле) выходным коммутатором 16.
5 Процесс преобразования целого двоичного числа в двоично-десятичное поясняет табл.2, где представлен пример преобразования числа
А 11111001
30
Для оценки технико-экономического эффекта сравним оба устройства по быстродействию.
В известном преобразователе каж35 цикл преобразования обусловлен временем сдвига и временем коррекции t
Ti-4 t 4rikt--8nki,
где n - число тетрад двоично-десйтичного числа; k - число разрядов двоичного
числа; t - длительность тактирующего
импульса;
4 - число разрядов тетрады. Оценим быстродействие предлагаемого устройства
V -t+41 t ..
Выигрыш в быстродействии составяет
TI ..
ь--п
раъ
т„
Если число тетрад Двоично-десятичного регистра равно 10,то скорость преобразования увеличивается на порядок. Это повышение быстродействия
особенно важно в случае совмещения решения одной задачи и подготовки данных для ввода-вывода другой и позволяет повысить производительность специализированной вычислительной
65 машины.
Таблица 1
Искомая дробь 1111111011 Формула изобретения Преобразователь правильной двоично-десятичной- дроби в двоичную дробь .и целых двоичных чисел в двоичнодесятичные, содержащий сдвигающий регистр, разделенный на п тетрад, где п, - - число двоично-десятичных разрядов преобразуемого числа, двоич.ный регистр, одноразрядный сумматор, блоки управления коррекцией, блок 65
Таблица 2, iO управления, блок коррекции, первый элемент И, первый вход которого соединен с выходом блока управления коррекцией, второй вход соединен с выходом блока коррекции, а выход первого элемента И соединен с первьм входе одноразрядного сумматора,второй вход которого соединен с первым выходом первой тетрады сдвигающего регистра, выход одноразрядного сумматора соединен со входом первой.
тетрады сдвигающего регистра, второ выход которой соединен со входом блока управлени.я коррекцией, отлчающийся тем, что, с целью увеличения скорости преобразования, он содержит (п-1) одноразрядны сумматоров, (п-1) элементов памяти, (п-1) элементов. И записи, (n-lj блоков управления коррекцией,(п-1) элементов И, выходной коммутатор, входной коммутатор, выходы которого соединены со входами двоичного регистра, выходы которого соединены с первой группой входов выходного коммутатора, вторая группа входов выходного коммутатора соединена с группой выходов блока управления и с первой группой входов входного коммутатора, вторая группа входов входного коммутатора соединена с первым входом п-ой тетрады сдвигающего регистра и выходом п ого одноразрядного сумматора, выход i-ого ((n-l) одноразрядного сумматора соединен с первьгм входом i-ой тетрады сдвигающего регистра и с входом i-oro элемента памяти, выход которого соединен с первым входом i-ro элемента И записи, выход i-ro элемента И записи соединен со вторы
входом (1+1)-ой тетрады сдвигающего регистра, вторые входы всех элементов И записи соединены, с первым выходом блока управления, второй вход первой тетрады сдвигающего регистра соединен с выходом выходного коммутатора, первый вход j-oro () одноразрядного сумматора соединен с выходом j-oro элемента И, первый вход которого соединен с выходом j-oro блока управления коррекцией, вторые входы всех элементов И соединены с выходом блока коррекции, вхо которого соединен со в/орым выходом блока управления, первый ВЕЛХОД j-ой тетрады соединен со вторым входом j-oro одноразрядного сумматора, второй вход j-ой тетрады соединен со входом j-oro блока управления коррекцией, третьи группы входов выходного и входного коммутаторов соединены соответственно с третьим и четвертым выходами блока управления
Источники информации, принятые во внимание при экспертизе
го
№
«
19
