соответственно с управляющим выходом коммутатора адресов блоков памяти и группой выходов дешифратора обращения, входы которого подключены к информационным выходам коммутатора адре сов блоков памяти,- первая группа входов которого соединена с первой группой входов устройства, а вторая группа - с группой выходов блока приоритета и группой адресных выходов источников запросов устройства.
На чертеже представлена структурная схема устройства.
Устройство содержит блок 1 анализа состояния запрашиваемых блоков памяти, блок 2 приоритета, коммутатор
3адресов блоков памяти, дешифратор
4обращения, блок 5 обращения, входы б, 7 и 8 групп адресных входов, входов запроса и входов состояния блоков памяти устройства, управляющий вход
9 устройства, выходы 10 группы адресных выходов источников запросов устройства и выходы 11 группы адресных выходов блоков памяти устройства. По входам 6 на блок 1 поступают коды но.меров блоков памяти от источников запросов, по входам 7 поступают сигналы запросов, а по входам 8 сигналы состояния блоков памяти. По входу 9 на блок 5 обращения подается управля ющий сигнал синхронизации для правильной рабоя ы комбинационной схемы блоков. По выходам 10 из блока 2 приоритета выдаются ответные сигналы для информационного подключения к магистрали источников запросов, По выходам 11 выдаются адреса обращения для запуска в работу соответствующего блока памяти, а также для информационного подключения его к магистрали.
Блок 1 анализа состояния запрашива емых блоков памяти состоит из дешифратора 12 номера блока памяти, элемен тов И 13 для анализа состояния памяти, элементов ИЛИ 14 для выработки заявки на блок 2 приоритета. Коммутатор 3 адресов блоков памяти состоит из
. элементов И 15 для пропускания адреса блока.памяти от приоритетного запроса, элемента ИЛИ 16 для сборки номера блока памяти и выдачи его на де шифратор 4 обращения и элемента ИЛИ 17 дляблокировки сигнала обращения в случае, когда нет запросов.
Блок 5 обращения состоит из элеMeHTOjB И 18 для выдачи сигналов обра-щения и элемента И 19 для разрешения и ситаронизации сигнала обращения.
Устройство работает следующим образом.
Предположим, что в устройство поступают несколько запросов к разным блокам памяти. Если последние свободны, то на блок приоритета придут все заявки на подключение к магистрали. Блок 2 с помощью коммутатора 3 пропустит код номера блока памяти от приоритетного запроса на вх.од дешифратора 4. Последний образует сигнал обращения, который синхронизируется в блоке 5- обращения и включает выбранный блок памяти в работу.
Таким образом, устройство позволяет повысить надежность сёоей работы за счет уменьшения числа коммутационных элементов.
Формула изобретения
Устройство для формирования адреса содержащее блок приоритета, блок анализа состояния запрашиваемых блоков памяти, первая группа входов которого является группой адресных входов устройства, вторая группа входов - группой входов запроса устройства, третья группа входов - группой входов состояния блоков .памяти устройства, а выходы - подключены к соответствующий входам блока приоритета, и блок обращения, первый вход которого является управлякнцим входом устройства, а группа выходов - группой адресных выходов блоков памяти устройства, о тл и чающееся тем, что, с цель снижения аппаратурных затрат, в устройство введены дешифратор обращения и коммутатор адресов блоков памяти, причем управляющий вход и группа вхо,дрв блока обращения соединены соответственно с управляющим выходом коммутатора, адресов блоков памяти и группой выходов дешифратора обращения, входы которого подключены к информадионным выходам коммутатора адресов блоков памяти, первая группа входов которого соединена с группой адресных входов устройства, а вторая группа - с Группой выходов блока приоритета и группой адресных выходов источников запросов устройства.
Источники.информации, приняты во внимание при экспертизе
1,Авторское свидетельство СССР № 552845, кл. G Об F 15/16, 1976.
2,АвтЪрское свидетельство СССР
458828, кл. G 06 F 9/18, 1975 (прототип) .
название | год | авторы | номер документа |
---|---|---|---|
Устройство для приоритетного обращения к общей памяти | 1986 |
|
SU1425669A1 |
УСТРОЙСТВО ДЛЯ ОБРАЩЕНИЯ К ОБЩЕЙ ПАМЯТИ | 1992 |
|
RU2049348C1 |
Многоканальная система управления распределением ресурсов в вычислительном комплексе | 1987 |
|
SU1432580A1 |
Мультипроцессорная система | 1983 |
|
SU1156088A1 |
Имитатор абонентов | 1983 |
|
SU1291987A1 |
Устройство для обмена данными между группой каналов ввода-вывода и оперативной памятью | 1985 |
|
SU1405063A2 |
Устройство для сопряжения электронно-вычислительной машины с группой внешних устройств | 1989 |
|
SU1734098A1 |
Устройство управления взаимным доступом процессора многопроцессорной системы | 1989 |
|
SU1631548A1 |
Устройство микропроцессорного управления и обработки информации | 1979 |
|
SU947867A1 |
Устройство для обмена данными между группой каналов ввода-вывода и оперативной памятью | 1985 |
|
SU1278867A2 |
Авторы
Даты
1980-04-25—Публикация
1978-07-17—Подача