Устройство управления взаимным доступом процессора многопроцессорной системы Советский патент 1991 года по МПК G06F15/16 

Изобретение относится к вычислительной технике и может быть использовано при построении многопроцессорных систем.

Цель изобретения - расширение функциональных возможностей при асинхронном характере взаимодействий в многопроцессорной системе.

На фиг. 1 и 2 приведена функциональная схема устройства; на фиг.З- 5 - временные диаграммы функционирования узлов устройства в цикле инициаци и обращения к внешним цепям с целью доступа к процессорам системы, при восприятии процессора указанного именного «сообщения .. для случаев наложения цикла на внутренний цикл записи характеристики и на собствен- ный цикл обращения к внешним цепям соответственно.

Устройстао содержит коммутатор. 1 адреса, коммутатор 2 данных, коммутаторы 3-5 управления, коммутаторы 6 и 7 характеристик, триггеры 8-12,

ОЭ

«

сп

Ј

00

блок 13 памяти характеристик, регистры 14 и 15, мультиплексор 16, формирователь 17 импульсов, элементы И 18-27,элементы И-НЕ 28-31, элементы ИЛИ 32-38, элементы ИЛИ-НЕ 39 и 40, элементы НЕ 41-43 и дешифратор 44.

На фиг.1 и 2 обозначены вход 45 Обмен, вход 46 Выбор ввода-выво- J да, вход 47 Запись-чтение, вход 48 Выбор памяти адресный вход 49, первый вход-выход 50 данных, синхронизирующий вход 51, вход 52 Прерывания, вход 53 тактовых сигналов, вход-выход 54 Готовность, 55 Запрос шины, вход 56 Разрешение доступа к шине, вход-выход 57 Занятость шины, вход-выход 58 Приоритетный, обмен з вход-выход 59 Вы- 2 бор ввода-вывода, вход-выход 60 Режим обмена, выход 61 Выбор памяти, адресный вход-выход 62 и второй вход-выход 63 данных устройства.

Одноразрядный блок 13 памяти харак-2 теристик хранит указатели связанных с локальными обслуживаемыми процессорами системных ресурсов по адресам, идентифицируемым именами ресурсов, и нули по остальному полю хранения J (указателями могут фиксироваться включение обобществленных устройств ввода-вывода, параллельные ветви-источники с распределением в частных списках переменных межсегментных обменов, , собственные ветви общей программы и др.).

Такты в устройствах управления взаимным доступом процессоров многопроцессорной системы осуществляются синхронно аа счет использования единой серии сигналов Ф, поступающих на синхронизирующие входы 51, и начало текущего такта связывается с фронтом спада сигнала,,4

Устройство работает следующим образом.

Снятие блокирующего (низкого) уровня сигнала Обмен на входе 45 определяет начало цикла обращения, для которого сопряженный с устройством процессор (блок обработки) задает на адресных входах 49 код, на входе 46 или 48 - определяющий уровень низкого потенциала интерпретирующий код адреса в качестве номера устройства ввода-вывода либо положения ячейки памяти, а на входе 47 - уровень, указывающий направление передачи слова

5

Q $ 0

Q с

0 5

5

первыми входами-выходами 50 данных (от процессора - при уровне О и к процессору - при 1 сигнала).

В течение интервала активности сигнала Обмен определенная группа кодовых комбинаций, выставляемых на адресных входах 49 старших разрядов, воздействует на элемент ИЛИ 32 и вызывает на его выходе сигнал низкого или высокого уровня, что в первом случае является условием для инициализации дешифратора 44 и при активности одного из его выходов приводит к обращению с операцией,Запись к блоку 13 памяти характеристик, либо к включению одного из коммутаторов характеристик 6 или 7. Уровень О с входа 45 блокирует элемент И 18 и удерживает через элемент И 20 триггер 8 в нулевом состоянии. Формируемый в соответствии с последним низкий уровень с единичного выхода триггера 8 через элемент НЕ 41 допускает установление извне произвольного уровня сигнала Занятость шины на входе-выходе 57. Высокий уровень с нулевого выхода триггера 8, одновременно воздействуя на управляющие входы коммутаторов 3 и 4 управления и коммутатора 1 адреса, определяет передачу состояний с входов-выходов 59, 60 и 62, на второй и третий входы элемента ИЛИ 36 и на вторые информационные входы мультиплексора 16, как и на информационные входы регистра 15. Уровень 1 на первом входе элемента ИЛИ-НЕ 39 совместно с О с выхода элемента И 19 через элемент ИЛИ 33, устанавливает низкий уровень тактового сигнала на выходе 53, а первый из указанных уровней на втором управляющем входе коммутатора 2 данных удерживает его в режиме Отключено.

В режиме Отключено двунаправленный коммутатор 2 данных и коммутаторы характеристик б и 7 переводят свои первые входы-выходы и выходы в высо- коимпедансное состояние, так что в каждом обращении обеспечивается связь с источником-приемником по типу один из многих, при которой передача слова к первым входам-выходам 50 данных либо от них происходит без маскирования информации.

В цикле обращения к внешнему при- емнику (источнику) информации, выставляемой на адресных входах 49, код через элемент И 18 устанавливает

10

высокий уровень на первом входе эле-- мента И 19, что совместно с 1 с нулевого выхода триггера 8 в ситуации, характеризуемой высоким уровнем на выходе элемента ИЛИ 37, фор- мирует 1 на выходе 55 и на первом входе элемента ИЛИ 33, одновременно первым подготавливая по третьему входу элемент И-НЕ 31 к срабатыванию.

Для установления связи устройство ожидает появление ответного высокого уровня на входе 56. Этот сигнал (от арбитра общей шины) в точках уста- jr новления высокого потенциала на входе-выходе 57, что соответствует ситуации Общая шина свободна, вызывает срабатывание элемента И 21 и задает активный сигнал на 1-входе 20 триггера 8. Фронт спада сигнала Ф на синхронизирующем входе указывает триггеру 8 переход в единичное состояние.

Уровень О воздействует на управляющие входы коммутатора 1 адреса и 25 коммутаторов 3-5 управления и на второй управляющий вход коммутатора 2 данных, устанавливая на адресных входах-выходах 62, входах-выходах 59 и 60 и выходе 61 копии состояний со- 30 ответственно адресных входов 49 и входов 46-48 с передачей при наличии низкого уровня на входе 47 содержимого первых входов-выходов 50 на линии вторых входов-выходов 63 данных и в обратном направлении при его отсутствии и переводя состояния выходов коммутаторов 3 и 4 управления в высокоимпедансные. Уровень О на втором входе элемента И 19 и на Q первом входе элемента ИЛИ-НЕ 39 и 1 на входе элемента НЕ 41 определяют пре кращение действий высоких уровней на выходе 55 и на входе-выходе 57 достояние выхода 53 в результате инверс- но повторяет входной уровень сигнала Готовность на входе-выходе 54.

Коммутатор 2 данных и коммутатор 5 управления открыты, а транзит состояний коммутатором 1 адреса и комму- 50

таторами 3 и 4 управления произво- дится в режиме захвата общей шины, т.е. с информационных входов на входы-выходы коммутаторов, до тех пор, пока сопряженный процессор не закон- «

чит цикл обращения к обобщенному устройству вреда-вывода, к системной памяти либо к другим процессорам, определяя точку переключения фронтом

35

0

r 0

5 0 Q

0

5

спада сигнала Обмен. Время никла соответственно регулируется интервалом присутствия низкого уровня сигнала на входе-выходе 54.

Высокий уровень на первом входе элемента ИЛИ 33, как и воздействие низкого уровня (указателя приемника (источника) о своей неспособности в заданных тактах выполнить прием (выдачу) информационного слова) на вход-выход 54 при наличии О на нулевом выходе триггера 8, устанавливает активное (1)состояние выхода 53, которое, будучи воспринятым в такте перед реализацией записи или чтения информационного слова, запрещает изменение внутреннего состояния процессору и продлевается на требуемое число тактов присутствие указанных уровней сигналов на адресных входах 49 и входах 45-48.

Восстановление низкого уровня на входе 45, переданное посредством элемента И 20 на нулевой вход триггера 8, вызывает в случае установления ранее единичного состояния возврат его в исходное состояние, что через элемент НЕ 41 приводит к установлению по меньшей мере до фронта спада первого пришедшего сигнала Ф высокого уровня потенциала на входе- выходе 57.

Присутствие высокого уровня потенциала на входе-выходе 57 также через элемент НЕ 42 создает условия для удержания в исходном (нулевом) состоянии триггера 11, а каждый фронт спада (точка захвата общей шины) указанного потенциала посредством элементов НЕ 42 и И 27 устанавливает такое же состояние в триггере 10.

Локальный процессор свободного процессора обращается в область системной памяти к списку доступных вершин, т.е. к управляющей таблице, в которой имеются сведения обо всех активизированных к данному моменту времени вершинах параллельной программы и,, получив очередную из них и отметив ее признаком исполнимости, производит обработку в других управляющих таблицах систем, связанных с назначением процессорам ветвей общей задачи, сопутствующей выбранному сегменту программы информации. Продолжая обращения к системной памяти, локальный процессор-производит загрузку соответствующего сегмента программы совместно с начальными данными а обращаясь к выделенному обобщенному устройству ввода-вывода, - загрузку совокупности сформированных к данному моменту времени параллельными ветвями переменных межсегментных обменов (обязательность полноты част- ной совокупности переменных не является ограничивающим фактором).

Исполнение программы сегмента начинается с записи указателей общих ресурсов. Группа локальных указателей общих ресурсов информационно связывается с системными именами: номерами незавершенных собственных ветвей общей задачи, номерами ветвей источников переменных с меткой положения, переменной в частных упорядоченных списках и т.п.

Для записи информации в блок 13 памяти характеристик на входах 46 и 47 задается низкий уровень, на адресных входах 49 младших разрядов - код, вызывающий активность первого выхода дешифратора 44. Сигнал на входе 45 своим появлением при заданных условиях устанавливает низкие уровни на управляющем входе мультиплексора 16, а также через элемент И 22 и непосредственно - на входе обращения и на входе чтения-записи блока 13 памяти характеристик; два последних указывают цикл записи в блоке 13. При этом код, выставленный на первых входах-выходах 50 данных, определяет адрес ячейки и записываемую в эту ячейку характеристику, поскольку содержимое старших разрядов через переключающийся мультиплексор 16 задает состояние адресных входов, а значение младшего его разряда - содержимое информационного входа блока 13 памяти характеристик. Длительность описываемого цикла обращения устанавливается минимальной, т.е. без тактов ожидания, ибо по состоянию задающих уровней на выходе элемента ИЛИ 32 и на нулевом выходе триггера 8 значение сигнала выхода элемента ИЛИ и, следовательно, выхода 53 формируется низким.

Адрес записываемой характеристики как указателя выборки для обмена взаимного доступа состоит из кода номера ветви источника переменной, дополненного кодом метки положения

5

0

5

0

.переменной в упорядоченном списке кодов, формируемых указанной ветвью для случаев, связываемых с вы- боркой, назначенной локальному процессору ветви; код, дополняющий позиции номера ветви в слове, устанавливается нулевым.

Значение записываемой характери- O стики соответствует 1 при вхождении локального процессора в начальный узел программы сегмента и О при прохождении завершающего узла либо при отсечении ветви в общем процессе как неудовлетворительной.

При возникновении у локального процессора, выполняющего i-ю ветвь программы, необходимости связаться с локальным процессором j-й ветви по состояниям входных сигналов инициируется цикл обращения, в котором запрашивается контроль над общей шиной, и при разрешении доступа к шине на линии входов-выходов 62 выставляется слово для взаимного доступа, а на линиях Выбор ввода-вывода и Режим обмена входов- выходов 59 и 60 устанавливаются низкие уровни сигналов.

Адресное слово режима взаимного доступа включает в себя группу разрядов, которыми позиционно кодируются указания о типе запрашивае- |мых взаимодействий, таком как Пересылка-вызов переменной, Обмен переменной - отсечение ветви и т.п., и собственно адресную часть, представляющую номер ресурса. Информационные возможности адресной части слова достаточны для совместного указания номера ветви и метки положения переменной - результата в частном списке.

Одновременно во всех устройствах системы, не установивших контроль над общей шиной, разряды адресной части (старшие разряды) слова, пройдя через мультиплексор 16 с нормально коммутируемых вторых информационных входов, задают состояние адресных входов блока 13 памяти характеристик. При этом для рассматриваемой в качестве примера схемы обменов, во-первых, коды номеров обобществленных устройств ввода-вывода, взаимодействия с которыми устанавливаются непосредственно, не могут указать положения потенциально рабочих-ячеек в поле хранения блока 13

5

0

5

0

5

памяти характеристик, а во-вторых, положения рабочих ячеек полностью либо частично покрываются кодами инициализации выделенного обобществленного устройства ввода-вывода - равноправного приемника информации в обменах взаимного доступа.

Таким образом, каждая одноразрядная ячейка блока 13 памяти характеристик в системе имеет совокупность адресов - один для собственного локального процессора и ггуппу для остальных, а информационное слово линий вторых входов-выходов 63 данных в сеансе взаимного доступа в зависимости от операции представляет собой код переменной, код номера запрашиваемой переменной ветви либо несущественную комбинацию.

Фронт спада потенциала на входе- выходе 57 инициирует формирователь 17 импульсов, и с задержкой и, равной времени установления устойчивых состояний в цепочке элементов адресных цепей , на его выходе форми- руется отрицательный импульс д , который при наличии О на втором и на третьем входах элемента ИЛИ 36 обуславливает высокоимпедансное состояние выхода коммутатора управления,и воспринимается входом элемента как 1,вызывая прохождение активного низкого уровня на единичный вход триггера 9 . Уровень О с нулевого выхода триггера 9 посредством элемента И 22 определяет выставление такого же сигнала на входе обращения и задает цикл обращения с операцией Чтение в блоке 13 памяти характеристик либо является условием при одновременности записи характеристик для выполнения чтения после реализации записи.

Возбуждение триггера 9 является однотактным, если при завершении действия синхросигнала Ф на К-входе сохраняется уровень неактивного (вы- сого) состояния первого выхода дешифратора 44, либо двухтактным. Одновременное присутствие низкого состояния на первом выходе дешифратора 44 с инвертированием сигнала переданным с первого входа на выход элемента И-НЕ 28, с 1 на единичном выходе триггера 9 вызывает срабатывание элемента И 23 и результирующий сигнал инициирует элемент ИЛЙ-НЕ 40 (с открытым коллектором) к безусловному понижению как ответной

0

5

0

5

0

5

0

5

0

5

реакции на доступ извне потенциала на входе-выходе 54, а высокое состояние на первом выходе дешифратора 44 с тем же уровнем на единичном выходе триггера 9 определяет условие передачи кода считываемой в цикле на выход блока 13 памяти характеристик переменной с первого входа на выход элемента И 24,

Возможные состояния триггера 12 и уровни сигнала на выходе элемента И 18 при наличии 1 на выходе элемента И 24 отражают существующие ситуации в совместимости развитии инициирующего доступ извне и собственного локальных процессоров в связи с заполнением-опорожнением регистров 14 и 15.

Наличие единичного состояния в триггере 12 соответствует случаю, когда собственный локальный процессор не связывает себя с обслуживанием регистров 14 и 15 и содержимое последних не требует защиты.

Установление нулевого состояния в триггере 12 при О на выходе элемент та И 18 соответствует случаю, когда приоритетный собственный локальный процесс на«одится непосредственно перед переходом к подпрограмме либо на начальном этапе подпрограммы приема информации из регистров 14 и 15, изменение содержимого регистров запрещено и развитие собственного локального процессора не тормозится существующим контролем над состоянием общей шины параллельным локальным процессом.

Установление нулевого состояния в триггере 12 одновременно с присутствием лог.1 на выходе элемента И 18 соответствует случаю, близкому к второму, причем для продолжения приоритетному в паре связывающихся (собственный и параллельный, инициирующий доступ через общую шину) локальных процессоров, первому из них требуется контроль над общей шиной.

Установление 1 на выходе элемента И 24 на интервале присутствия высокого уровня сигнала 9 вызывает срабатывание элемента И-НЕ 29 и уста- , новление на его выходе низкого уровня, который, повторяясь на выходе элемента И 25 по возбуждению синхровхода .в завершение интервала, на фронте нарастания «потенциала указывает сброс триггера 12 (состояние и информацион11 . 16 ного входа триггера D-типа определено константой О) либо подтверждается ранее зафиксированное в нем нулевое состояние.

В случае нахождения триггера 12 в единичном состоянии.уровень О на втором входе блокирует элемент И 26 от срабатывания что определяет в точке непосредственно перед фронтом нарастания сигнала Ф наличие низкого уровня на I-входе триггера 11, сохранение высокого уровня на нулевом выходе триггера 11 исключает прохожде

12

го разряда оказывается в состоянии выбранного (формирующего низкий уровень) сигнала третий или второй выход дешифратора 44, управляющий коммутатором 6 характеристик или управляющий коммутатором 7 характеристик и одновременно устанавливающий в единичное состояние триггер 12 со сбросом либо с подтверждением нулевого состояния в триггер 10.

Один из двух режимов согласования внешнего обращения с собственным

114 11

инициируется появлением

на вы

Изобретение относится к вычислительной технике и предназначено для организации многопроцессорных систем с обменом по общей шине. Цель изобретения - расширение функциональных возможностей при асинхронном характере взаимодействий. Это достигается за счет фиксации частной для динамически образованной пары устройств допустимости взаимного доступа и прерывания текущего режима общей шины с избирательной по определенному внутреннему состоянию блокировкой запроса последней в совокупности независимо устанавливаемых процедур доступа. Для расширения функциональных возможностей в устройство, содержащее двунаправленный коммутатор адреса, двунаправленный коммутатор данных, одно- и двунаправленные коммутаторы управления, коммутатор характеристик, регистр, трш- гер, одноразрядный блок памяти характеристик, мультиплексор, дешифратор, четыре элемента И, два элемента ИЛИ, элемент ИЛИ-НЕ и-элемент НЕ, введены второй коммутатор характеристик, втррой регистр, второй - пятый триггеры, пятый - десятый элементы И, первый - четвертый элементы И-НЕ, третий - седьмой элементы ИЛИ, второй элемент ИЛИ-НЕ, второй и третий элементы НЕ, формирователь импульсов, а также вход-выход готовности и вход-вы ход приоритетного обмена. 5 ил. Ј

ние низкого сигнала через элемент ИЛИ 55 ходе элемента И 24 на интервале фшо35 с выхода элемента И-НЕ 29 на единичный вход триггера 10. Одновременно О на втором входе является условием для передачи через элемент ИЛИ 38 отрицательного импульса с выхода элемента И 25 на управляющие входы регистров 14 и 15 для занесения в них на фронте нарастания инициирующего сигнала непосредственно состояния вто-

сации нулевого состояния триггера 12.

Изначально О на единичном выходе триггера 12, вызывающий высо- 20 кий уровень на выходе элемента И-НЕ 28 и срабатывание на интервале возбуждения триггера 9 элемента И 23 по состоянию первого входа элемента ИЛИ-НЕ 40 безусловно указывает

рых входов-выходов 63 данных и продуб-25 низкий потенциал на входе-выходе 54.

лированных на выходах коммутатора 1 адреса состояний адресных входов-выходов 62. При этом низкий уровень сигнала на втором входе элемента ИЛИ-НЕ 40 с учетом формирования О на выходе элемента И 28 является определяющим для текущего состояния входа-выхода 54 - высокий уровень сигнала Готовность удерживается при отсутствия выставленного извне маскирующего потенциала.

Появление высокого уровня сигнала вследствие сброса триггера 12 на выходе 52 воспринимается сопряженным процессором как запрос прерывания . Реагируя на запрос прерывания, локальный процессор выполняет многошаговую процедуру перехода на обслуживающую подпрограмму, на одном из шагов которой принимается информация из регистра 15, а на завершающем - из регистра 14. По данным, поступившим с регистра 15, организуется прохождение заданной

В завершающей части интервала возбуждения триггера 9 переданный та же по разрешающему состоянию второго входа элемента И 26 высокий уровень с выхода элемента И 24 на нулевой вход триггера 11 на фронте спада уровня сигнала на синхронизирующем входе (во времени соответствует точке нарастания уровня сигнала Ф) вызывает установление единичного состояния в последнем, которое в продолжении действия активного состояния сигнала Ф указывает передачу по первому входу элемента ИЛИ 35 отрицательного импульса с выхода элемента И-НЕ 29 на единичный вход триггера 10, Результирующая 1, выставленная триггером 10 на втором входе элемента ИЛИ-НЕ 40, подтверждает уро вень низкого потенциала на входе-выходе 54. Уровень 1 на втором входе элемента ИЛИ 38 блокирует передачу инициирующих запись отрицательных сигналов с выхода элемента И 25 на

ветви в многовариантной подпрограм- 50 управляющие входы регистров 14 и 15.

ме обслуживающей процедуры с реализацией проверки битов указателей типа запрашиваемого взаимодействия и формирования информации о размещении переменной. В циклах обращения, используемых для приема информации из регистра 14 или 15 при высоком уровне сигнала Запись-чте- ние на информационном входе старшеПо завершении интервала возбуждения триггера 9 моменты окончаний действий единичного состояния в триг- cj герах 10 и 11 связываются с формированием одним из последующих либо текущим циклом обращений собственно- го локального процессора требований чтения содержимого регистра 14 или

сации нулевого состояния триггера 12.

Изначально О на единичном выходе триггера 12, вызывающий высо- кий уровень на выходе элемента И-НЕ 28 и срабатывание на интервале возбуждения триггера 9 элемента И 23 по состоянию первого входа элемента ИЛИ-НЕ 40 безусловно указывает

В завершающей части интервала возбуждения триггера 9 переданный также по разрешающему состоянию второго входа элемента И 26 высокий уровень с выхода элемента И 24 на нулевой вход триггера 11 на фронте спада уровня сигнала на синхронизирующем входе (во времени соответствует точке нарастания уровня сигнала Ф) вызывает установление единичного состояния в последнем, которое в продолжении действия активного состояния сигнала Ф указывает передачу по первому входу элемента ИЛИ 35 отрицательного импульса с выхода элемента И-НЕ 29 на единичный вход триггера 10, Результирующая 1, выставленная триггером 10 на втором входе элемента ИЛИ-НЕ 40, подтверждает уровень низкого потенциала на входе-выходе 54. Уровень 1 на втором входе элемента ИЛИ 38 блокирует передачу инициирующих запись отрицательных сигналов с выхода элемента И 25 на

управляющие входы регистров 14 и 15.

По завершении интервала возбуждения триггера 9 моменты окончаний действий единичного состояния в триг- cj герах 10 и 11 связываются с формированием одним из последующих либо текущим циклом обращений собственно- го локального процессора требований чтения содержимого регистра 14 или

13

доступа к общей шине, т.е. соответственно с установлением условий формирования отрицательного импульса вторым выходом дешифратора 44 или высокого уровня сигнала на выходе элемента И 18.

В также перемещения зафиксирован- iного в регистре 14 слова на первые входы-выходы 50 данных инициирующий отрицательный сигнал с второго выхода дешифратора 44, непосредственно воздействуя на единичный вход триггера 12 и повторяясь на выходе элемента И 27, устанавливает при своем завершении точку рабочего порогового изменения потенциала на синхронизирующем входе триггера 10, переводя в исходное единичное состояние триггер 12 и в нулевое состояние триггер 10. Во второй части следующего такта в точке нарастания уровня сигнала Ф вследствие выставления на К-входе О с нулевого выхода триггера 10 происходит сброс тригге- ра 11.

Возврат триггера 10 в исходное состояние предопределяет формирование элементом ИЛИ-НЕ 40 уровня 1, что в отсутствие задания другим, рав- ноправным приемником по условиям параллельной процедуры блокирующего сигнала способствует переводу суммарного потенциала на входе-выходе 54 в высокий для перехода задающего доступ извне цикла от тактов ожидания к исполнительному такту передачи информации.

В результате последовательного переключения триггеров 10 и -11 при one режающем установлении в первом из ни нулевого состояния срабатывает элемент И-НЕ 30 и отрицательный сигнал второго входа элемента И 25 передается на синхронизирующий вход триг- гера 12 и далее благодаря разрешающему низкому состоянию второго входа элемента ИЛИ 38 на управляющие входы регистров 14 и 15 для фиксации в них задержанных признака запроса прерывания и вводимых извне слов (последним)о

Совместное присутствие уровней 1 на единичном выходе триггера 10 и на выходе элемента И 19 по окончании действия возбужденного состояния в триггере 9 задает срабатывание элемента И-НЕ 31 и установление вследст

вие этого низкого потенциала на входе- системы уведомления взаимного досту

-

JQ 152025

30

до45

35

50

55

выходе 58. Действие сигнала Приоритетный обмен является однотакт- ным и во всех устройствах, не отмеченных, единичным состоянием триггера 10 (в том числе в устройстве, осуществляющем текущий контроль над общей шиной), сопровождается передачей низкого уровня с второго входа элемента ИЛИ 37 на второй вход элемента ИЛИ 34 и на третий вход элемента И 19о Таким образом, возможности представления активного сигнала Разрешение доступа к шине предворяю- .. щим условием установления сброса триггера 10 ограничиваются.

В части действия отрицательного сигнала Приоритетный обмен с активным уровнем сигнала Ф, инициирующий уровень по разрешающему низкому состоянию первого входа также передается элементом ИЛИ 34 на первый яход элемента И 20 и через него па нулевой вход триггера 8.

Производимый по условиям извне сброс единичного состояния триггера 8 сопровождается сохранением в точках анализа активного состояния на тактовом выхоДе 53 (кратковременное переключение уровня тактового сигнала не имеет нежелательных последствий при корректном выборе точки тестирования, например при реализации такового не фронте нарастания сигнала Ф) для удержания цикла обращения на тактах ожидания, н по завершении действия , вызвавшего переключение отрицательного уровня па иходе- выходе 58, повторным установлением высокого уровня сигнала на выхо- де 55.

С необходимой задержкой на переключение формируется ответный сбросу триггера 8 положительный уровень сигнала на входе-выходе 57, собственно появление и фронт спада потенциала которого яЬляются условием фиксации сигнала Разрешение доступа к шине в продолжении этого же такта в приоритетном устройстве, отмеченном единичным состоянием триггера 10, а соблюдение его указывает в установленном порядке возврат к. исходному состоянию триггеров 11 и 10.

На фиг. 3-5 значением времени tc обозначена исходная точка обращения к внешнему устройству (цикла, используемого для передачи процессором

15163154816

па)} значением t, - точка анализа го- , кающих процессах в q-й (отражающей

квантование отрезками проведения сеансов временной оси развития об- шего процессора) точке определяет- Л .-

общей шины уведомления о доступе значением t - точка записи сопровождающих уведомление информационных слов; tg - точка формирования принимающим уведомление устройством сигнала Приоритетный обмен для отключения задающего устройства от общей

товности внешних цепей устройства управления к приему передаваемых в данном цикле информационных слов, значением tj - точка захвата общей шины. - -/°J /Д /«У п значением tg - точка начала приема с ся ка Ј- n knl k « Вв

роятность предоставления k-му локальному процессору контроля над общей 10 шиной; Ц кц вероятность достижения k-м локальным процессором в своем развитии точки инициализации межсегментного обмена для п данных.

Операционные возможности процессо- шины по условию первоочередности конт-|5 ров по обслуживанию запроса на прием роля над ней; значением tg - то.чка от- информации от устройства связываются ключения в соответствии с установлением задающего сигнала на входе-вы ходе 58 общей стины от устройства.

Интервал времени t(- t7 по состоя- 20 нию тактового выхода 53 устанавливает период ожидания (незавершенный период ожидания в случае перезахвата общей шины) Тож сопряженного процессора.

Значением tg обозначена точка завершения устройством исполнительной фазы, т.е. снятия задающих сигналов на входа-выходах 59 и 60, цикла обращения к внешнему устройству, t«,

с наличием тактов отработки прерывания.

При вероятности

t - соответственно точки завершения исполнительной фазы цикла обращения с записью характеристики в блок 13 памяти характеристик и с чтением содержимого регистров 14 и 15, проводимых с инициированием первого, второго или третьего выходов (диаграммы 44, 44 25 44 ) дешифратора 4.

В ходе решения задачи при динамическом распределении программных работ отдельный сопряженный с устройством управления взаимным доступом процессор назначает себе к исполнению i-сегмент и в нем в определенной точке инициирует информационный обмен, используя процедуру взаимного доступа. На необходимость в проводимом для этого сеансе установления взаимодействия (j-й локальный процессор - потенциальный приемник информации) указывает переменная О, - элемент таблицы межсегментной информации (булевая переменная) равная 1,

q 1, Q-1

25 включения известным устройством собственного приема в очередное взаимодействие, проводимое по общей тине на интервале отработки прерывания

(где Q | - ; 1 - минимальное число тактов в сеансе обмена) внутренние возможности расширяются функциями согласованного переключения устройства с обслуживания локального процессора на доступ, инициируемый с об- 35 щей шины другим фунционально подобным устройством, при этом исключаются потери информации части межсегментных

30

40,

обменов, оцениваемые изначально ре- ; зультирующей для системы в целом вероятностью

Р 1 -ПО-G; (1 -ПС1- J,

45 ,

где j 1,k, n 1,N, q 1, Q-1, наряду с тем, что реализация вводи- 50 мых функциональных возможностей централизованных защитным механизмом программных семафоров (в условиях, когда число вовлекаемых в процедуру взаимного доступа устройств-приемников

если j-й ветви обусловливается прием 55 является плавающим и каждым сеансом р-х в списке формируемых i-й ветвью обмена устанавливается динамически, программы данных; вероятность вклю- приоритеты их требования общей шины чения приемником в процедуру взаим- в совокупности устройств неупорядо- ного доступа при k совместно проте- чены и не могут по функциональному

квантование отрезками проведения сеансов временной оси развития об- шего процессора) точке определяет- Л .-

- -/°J /Д /«У п ся ка Ј- n knl k « Вв

Операционные возможности процессо- ров по обслуживанию запроса на прием информации от устройства связываются

с наличием тактов отработки прерывания.

При вероятности

q 1, Q-1

включения известным устройством собственного приема в очередное взаимодействие, проводимое по общей тине на интервале отработки прерывания

(где Q | - ; 1 - минимальное число тактов в сеансе обмена) внутренние возможности расширяются функциями согласованного переключения устройства с обслуживания локального процессора на доступ, инициируемый с об- щей шины другим фунционально подобным устройством, при этом исключаются потери информации части межсегментных

40,

обменов, оцениваемые изначально ре- ; зультирующей для системы в целом вероятностью

Р 1 -ПО-G; (1 -ПС1- J,

45 ,

где j 1,k, n 1,N, q 1, Q-1, наряду с тем, что реализация вводи- мых функциональных возможностей централизованных защитным механизмом программных семафоров (в условиях, когда число вовлекаемых в процедуру взаимпризнаку быть переназначены) не вы- полнима.

Формула изобретения

Устройство управления взаимным доступом процессора многопроцессор- ,ной системы, содержащее коммутатор адреса, коммутатор данных, коммутаторы управления, первый коммутатор характеристик, первый триггер, блок памяти характеристик, первый регистр, мультиплексор, элементы И, элементы ИЛИ, первый элемент ИЛИ-НЕ, первый элемент НЕ и дешифратор, стро бирующий вход которого соединен с входом Обмен устройства и первым входом первого элемента И, выход которого подключен к первому входу второго элемента И, первый инверсный управляющий вход дешифратора соединен с вторым входом первого элемента И и с выходом первого элемента ИЛИ, второй инверсный управляющий вход соединен с информационным входом первого коммутатора управления и входом Выбор ввода-вывода устройства, информационный вход старшего разряда дешифратора соединен с информационным входом второго коммутатора управления, первым управляющим входом коммутатора данных и входом

Запись-чтение устройства, первый выход дешифратора соединен с первым входом третьего элемента И, выход которого подключен к входу обращения блока памяти характеристик, первый выход дешифратора соединен с входом чтения-записи блока памяти характеристик и управляющим входом мультиплексора, первые информационные входы которого подключены к соответствующим разрядам первого информационного входа-выхода коммутатора данныхj выхода первого коммутатора характеристик и первого входа-выхода данных устройства, выходы мультиплексора подключены к адресным входам блока памяти характеристик, информационный вход которого соединен с выходом соответствующего разряда первого коммутатора характеристик, первым входом-выходом данных соответствующего разряда устройства и первым информационным входом-выходом соответствующего разряда коммутатора данных первые информационные входы-выходы соответствующих разрядов которого соединены с выходами соответствующих разрядов первого коммутатора характеристик с первыми входами-выходами данных соответствующих разрядов устройства, вторые информационные входы-выходы коммутатора данных соединены с информационными входами первого регистра и вторыми входами-выходами данных устройства, выход первого регистра соединен с информационным входом первого коммутатора характеристик, второй управляющий вход коммутатора данных

г соединен с управляющими входами с первого по третий коммутаторов управления и коммутатора адреса, вторым входом второго элемента И, первым входом первого элемента

0 ИЛИ-НЕ и нулевым выходом первого

триггера, информационный вход третьего коммутатора управления подключен к входу Выбор памяти устройства, а выход - к выходу Выбор

5 памяти устройства, информационные входы младших разрядов коммутатора адреса подключены к адресным входам младших разрядов устройства и информационным входам соответствующих

Q разрядов дешифратора, а информационные входы старших разрядов коммутатора адреса подключены к адресным входам старших разрядов устройства и входам первого элемента ИЛИ, выход второго элемента И подключен к первому входу второго элемента ИЛИ и является выходом Запрос шины устройства, второй вход и выход второго элемента ИЛИ соединены с выходом перО вого элемента ИЛИ-НЕ и тактовым выходом устройства соответственно, синхронизирующий вход первого триггера подключен к синхронизирующему входу устройства, J-вход подключен к вы5 ходу четвертого элемента И, первый вход которого соединен с входом Разрешение доступа к шине устройства, а второй вход соединен с выходом первого элемента НЕ и с входом-выходом

0 Занятость шины устройства, единичный выход первого триггера подключен к входу первого элемента НЕ, второй выход дешифратора соединен с управляющим входом первого коммутатора ха5- - рактеристик отличающееся тем, что, с целью расширения функциональных возможностей при асинхронном характере установления взаимодействий в многопроцессорной системе, оно со- ,

5

держит второй регистр, второй коммутатор характеристик, триггеры, элементы И, элементы И-НЕ, элементы ИЛИ элемент ИЛИ-НЕ, элементы НЕ и формирователь импульсов, вход которого подключен к входу второго элемента НЕ и входу-выходу Занятость шины устройства, а выход - к первому входу третьего элемента ИЛИ, второй вход которого соединен с выходом первого коммутатора управления, информационный вход-выход которого соединен с входом-выходом Выбор ввода-вывода устройства, третий вход третьего эле- мента ИЛИ соединен с выходом второго коммутатора управления, информационный вход-выход которого является входом-выходом Режим обмена устройства, выход третьего элемента ИЛИ . соединен с единичным входом второго триггера К-вход которого подключен к первому входу первого элемента И-НЕ, выход которого соединен с первым входом пятого элемента И, вход вто- рого триггера соединен с первым выходом дешифратора и первым входом шестого элемента И, выход которого соединен с первым входом второго элемента И-НЕ, выход которого подключен к первым входм седьмого элемента И и четвертого элемента ИЛИ, выход которого подключен к единичному входу третьего триггера, выход шестого элемента И соединен с первым входом восьмого элемента И, выход которого соединен с J-входом четвертого триггера, единичный выход которого соединен с первым входом третьего элемента И-НЕ, выход которого соединен с вто- рым входом седьмого элемента И, нулевой выход четвертого триггера соединен с вторым входом четвертого элемента ИЛИ, синхронизирующий вход второго триггера является одноименным входом устройства и соединен с вторым входом второго элемента И-НЕ и через третий элемент НЕ с синхронизирующим входом четвертого триггера и первым входом пятого элемента ИЛИ, единич- ный выход второго триггера соединен с вторыми входами пятого и шестого элементов И, третий вход шестого элемента И соединен с выходом блока памяти характеристик, выход пятого элемента И соединен с первым входом второго элемента ИЛИ-НЕ, выход которого соединен с входом-выходом Го- говность устройства и с вторым вхо

0 5 0 0 5 0 5

5

дом первого элемента ИЛИ-НЕ, а второй вход второго элемента ИЛИ-НЕ соединен с первыми входами четвертого эле- . мента И-НЕ и шестого элемента ИЛИ и единичным выходом третьего триггера, нулевой выход которого соединен с вторым входом третьего элемента И-НЕ и К-входом четвертого триггера, информационные входы третьего и пятого триггеров соединены с входом логического нуля устройства, синхронизирующий вход пятого триггера соединен с выходом седьмого элемента И и первым входом седьмого элемента ИЛИ, единичный вход пятого триггера соединен с вторым выходом дешифратора и первым входом девятого элемента И, выход второго элемента НЕ соединен с нулевым входом четвертого триггера и вторым входом девятого элемента И, выход которого соединен с синхронизирующим входом третьего триггера, третий выход дешифратора подключен к управляющему входу второго коммутатора характеристик, выходы которого соединены с первыми входами-выходами данных устройства, а информационные входы соединены с выходами второго регистра, нулевой выход пятого триггера является выходом Прерывание устройства и соединен с вторыми входами восьмого элемента И и седьмого

элемента ИЛИ, выход которого соединен с управляющими входами первого и второго регистров, информационные входы второго регистра соединены с выходами коммутатора адреса, выходы соответствующих разрядов которого соединены с вторыми информационными входами мультиплексора, вход-выход коммутатора адреса является адресным входом-выходом устройства, единичный,

iвыход пятого триггера соединен с вторым входом первого элемента И-НЕ, нулевой выход второго триггера соединен с вторыми входами третьего элемента И и четвертого элемента И-НЕ, третий вход которого соединен с выходом первого элемента И, а выход соединен с вторым входом шестого элемента ИЛИ и входом-выходом Приоритетный обмен устройства, выход шестого элемента ИЛИ соединен с третьим входом второго элемента И и вторым входом пятого элемента ИЛИ, выход которого подключен .к первому . входу, десятого элемента И, второй

21

вх Д которого соединен с входом Об- нен с нулевым входом первого тригмен устройства, а выход соеди-гера.

1631548

22

47 45 4S Ш8

50

53

Фиг, 2

-fife

М

.

37

Ј

1яг

s

т

.01

/г

ВЈ

ы

% , в

91

II

91 Я Я &

Я.8 U ./ Ш J

s.r

OS fW №

jtt ff

IS

t e t

(ФШ

ewiegi

Фаг, 5