Устройство для деления десятичных чисел Советский патент 1980 года по МПК G06F7/39 

1

Изобретение относится к вычислительной технике, предназначенной для использования в арифметических устройствах обрабатывающих двоичную и двоично-десятичную информацию.

Известно устройство деления двоичных чисел, .имеющее сумматор, регистры делителя и частного, блок управления, в котором информационные входы сумматора подключены к информационным выходам регистра делителя, прямые и инверсные выходы которого подклю- ,д чены к выходам прямой и инверсной передачи блока )Т1равления, выход разрещения выполнения такта которого соединен со входом передачи слагаемого в сумматор, выход зйака результата операции которого подсоединен ко ,5 входу знака блока управления, выход очередной цифру частного которого подключен к установочному входу младшего разряда регистра частного, вход сдвига на один разряд влево которого соединен со входом сдвига суммато- 20 ра и выходом разрешения сдвига блока управления 1.

Недостатком такого устройства является то, НТО оно способно работать лишь с двоичными

Ослами, а при обработке с его помощью десятачных чисел требуется большое время для перевода исходных операндов в двоичную систему счисления и результата операнда в десятичную систему счисления.

Известно десятичное вычислительное устройствопоследовательно Действия, состоящее из преобразователей фазо-импульсного представления чисел в пространственно-импульсное представление Чисел, преобразователей пространственно-импулбсного представления в фазо-импульсное представление чисел сумлшрующего и множительного блоков, логические схемы и блок микропрограммного управления, в котором выходь входного преобразователя фазоимпульсного представления чисел в пространственно-импульсное представление чисел подключены ко входам преобразователей пространственно-импульсно о представления чисел в фазоимпульсное представление чисел суммирзтощего и множительного блоков и через схемы И ко входу декодирующей схемы блока микропрограммного управления 2.

Недостатком данного устройства является то, что в нём требуются большие затраты времени для выполнения таких операций как умножение и деление десятичных чисел.

Из известных устройств наиболее близким к предлагаемому по технической суишости является устройство делешйдесятйчнб1х чисел, состоящее из двоичного сумматора, имеющего информационные входы для каждой тетрады, вйходы переноса из тетрад, выход знака результата бпераций, входы разрешения приема очередного операнда и сдвига на четыре разряда влево, регистра частного, имеющего входы +1, -, входы установки в нуль и установки в девять младшей тетрады и вход сдвига на четыре разряда влево, регистра делителя, имеющего Информационнь е выходьГдля каждой тетрады, соединенные с информационными входами соответствующих тетрад сумматора, , блока управления, имеющего вход пуска устрой ства, вход, подключенный к выходу знака ре- . ззльтата сумматора, выходы, на которые поступают сигналы Ч и -, управляющие сло5кением шш вычитанием делителя из содержимого сумматора, выход, соединенный со входом раз рещения приема очереднйго операнда в сумматор , подсоединенный ко входам сйвига на - gf -разряда содержащего сумматора и регистра частного, выход, подключенный ко входу установки в нуль младшей тетрады регистра частного, выход, соединенный со входом установки в девять младшей тетраДьГрёгйстра част ШТгбГВЫхоДЫ, поДс(5еаийеннь1е сЬМбШ-Ствтенно ко входам -Ц и -1 регистра частного 3. Недостатком данного устройства является то, что в нем затрачивается большое время для выполнения операций деления десятичных чисел, Шиле кщкдбгб такта lap жения-вычитания Десятичных операндов необхощимовьтолнение операции коррёкщш в каждой тетраде в зависимости от того, возни к или не возник перенос из тетрады сумматора при сложе ши (вычитании). Цель изобретения - повышение быстродействия устройства, т. е. уменьшение времени деления десятичных чисел за счет устранения необходимости в операции коррекции промежуточ ШУсГ Й ё Ш iftMe ftaitftoro так-Й ДВойчнОг6 сложения-вычитания. Поставленная цель достигается тем, что устройство для деления десятичных чисел, содержащее двоичный сумматор, регистры частного и делителя и блок управления, пусковой и управляющий входы которого соединены со

входом пуска устройства и знаковым выходом рандов, выход переноса из каждой тетрады

сумматора соответственно, выход разрешениясумматора, сигнал на котором появляется при

приема очередного операнда блока управлениявозникновении межтетралного переноса в проподключен к входу управления занесением оче-цессе двоичного сложения-вычита1гая, вход

редногО операнда сумматора, выход разрешения.управления занесением очередного операвда.

сдвига блока управления подключен ко входу управления сдвигом на четыре разряда сумматора и регистра частного, выход разрешения установки нуля блока управления подключен ко входу установки нуля младшей тетрады регистра частного, а выход разрешения установки в 9 блока управления - ко входу уста-. новки в 9 младшей тетрады регистра частного, выходы разрешения прибавления и вычитания единицы блока управления подключены ко входам прибавления и вычитания единицы регистра частного, дополнительно содержит регистр скорректированного делителя, регистр .переносов и управляемый коммутатор, выходы

переноса каждой тетрады сумматора подключены к информационным входам регистра переносов, вход управления занесением значений переносов которого подключен к выходу разpemetMH приема значений переносов блока управления, вьгход разрешения сдвига которого соединен со входом управления сдвигом на один разряд регистра переносов, выход разрешения установки в единицу блока управления подключен ко входу установки в единицу млад о разряда регистра переносов, причем управляемый коммутатор состоит из коммутирующих узлов, число которых равно числу десятичных разрядов операндов, входы коммутирующих узлов являются Входами управляемого коммутатора, при этом первая и вторая группы информационных входов каждого коммутирующего узла подключены к выходам соответствующих тетрад регистра делителя и регистра скорректированного делителя, управляющий вход переноса каждого коммутирующего узла подключен к соответствующему управляющему входу переноса управляемого коммутатора, соединенного с выходом соответствующего разряда регистра переносов, первый и второй управляющие вхоДь знака всех коммутирующих узлов подключены к первому, и второму знаковому выходам блока управления соответственно, а выходы коммзпгируюшлх узлов являются выходами управляемого коммутатора и подключены к информационным входам сумматора. На чертеже изображена структурная схема устройства для деления десятичных чисел для трехразрядных операндов, представленных в коде 8--4-2-1. ,,ч, Устройство содержит:двоичный сумматор 1, содержащий число тетрад, равное количеству десятичных разрядов в исходных числах, увеличенному на один, и имеющий информационные входы приема опе5 7 сигнал на котором обеспечивает сложение содержимого сумматора с кодом на его входах, вход управления сдвигом на четыре разряда влево, знаковый выход; регистр 2 частного, состоящий из числа тетрад, равного числу разрядов Операндов, имеющий входы разреше1шя-прибавления и вычитания единицы из младшей тетрады, выполненной по схеме реверсивного счетчика, вход установки нуля и установки в 9 в младдхей тетраде и вход управления сдвигом на четыре разряда влево содержимого регистра 2 частного регистр 3 делителя, содержащий Количество тетрад по числу десятичных разрядов операндов, каждая из которых имеет парафазные информационные выходы; регистр 4 скорректированного делителя, состоящий из числа тетрад по количеству десятичных разрядов операнда, имеющих парафазные информаилонные выходь, предназначенный для хранения делителя, каждая тетрада которо го увеличена на щесть (скорректированного делителя);. , регистр 5 переносов, содержащий количество разрядов, равное числу тетрад в сумматоре 1 без единицы, служащий для запоминания межтетрадных переносов, возникших в сумматоре 1 при сложении, имеющий информационные входы запоминания переносов, вход установки в единицу младшего разряда, вход управ ления занесением значений переносов и вход управления сдвигом на один разряд влево свое го содержимого; блок 6 управления, имеющий пусковой 7 и управляющий 8 входы, которые подключены соответственно ко входу пуска устройства и к знаковому выходу сумматора 1, выход 9 разрешения приема очередного операнда, подключенный ко входу управления занесением очеред ного операнда сумматора 1, выход 10 разрещения сдвига, подключенный ко входам управ ления сдвигом на четыре разряда сумматора 1 и регистра 2 частного и ко входу управления сдвигом на один разряд регистра 5 переносов, выход 11 разрешения установки нуля, подключенный ко входу установки нуля младшей тет рады регистра 2 частного, выход 12 разрешения установки в 9 подключенный ко входу установки в 9 младшей тетрады регистра 2 частного, выходы 13 и 14 разрешения прибавления и вьрштания единицы; подключенные ко входам прибавления и вычитания единицы регистра 2 частного, выход 15 разрсщения прием значений переносов, подключенный ко входу управления занесения значений переносов регистра 5 переносов, выход 16 разрешения установки в единицу, подключенной ко входу установки в единицу младшего разряда реги:стра 5 переносов, знаковые выходы 17. и 18 управляемый коммутатор 19, содержащий однотипные коммутирующие узлы 20, количество которых равно числу десятичных разрядов исходных операндов, каждый из которых имее два четырехразрядных парафазных информационных входа, причем первый подключен к выходу соответствующей тетрады регистра 3, а второй - к выходу соответств-ующей тетрады регистра 4, и вьгкод, соединенный с информационным входом соответствующей тетрады сумматора 1, управляющие входы знака присоединенные соответственно к выходам 17 и 18 блока 6 зшравления, парафазный управляющий вход переноса, соединенный с выходом соответствующего разряда регистра 5 переносов. Входы коммутирующих узлов 20 являются входами управляемого коммутатора 19 (соот1ветственно информационными и управляющими), а выходы коммутирующих узлов 20 - выхода управляемого коммутатора 19. Коммутирующие узлы 20 служат для управления передачей данных с выходов тетрад ре гастров 3 и 4 в зависимости от наличия или отсутствия переноса из им соответствующих тетрад сумматора 1 на предыдущем такте сложения-вычитания, т. е. в зависимости от состоя кия соответствующего разряда регистра 5. Если блок б управления вырабатывает сигнал + на. своем выходе 17 и если соответствующий разряд регистра 5 переносов установлен в 1 (на предьщущем такте сложения-вычитания в данной тетраде сумматора 1 возник перенос), то коммутирующий узел 20 передает на вход этой тетрады сумматора 1 содержимое соответствующей тетрады регистра 4 с ее прямых выходов (тетраду делителя, увеличенную на шест) для сложения с данной тетрадой сумматора 1 на следующем такте. Если блок 6 управления своем выходе 17 вырабатывает сигнал Ч, но соответствующий разряд регистра 5 находится в О (на предыдущем такте сложения вычитания в тетраде сумматора 1 перенос отсутствовал), то коммутирующий узел 20 пере Данной тетрады сумматора 1 соответствующую тетраду регистра 3 с ее прямых выходов (тетраду делителя) для сложения на следующем такте. Если блок 6 управления на . выходе 18 вырабатывает сигнал - и соответствуюштяА разряд регистра 5 находапся в О, то коммутирующий узел 20 передает на вход данной тетрады сзпаматора 1 содержимое соответствующей тетрады регистра 4 с ее инверсных выходов. Если же блок 6 управления на сюем выходе 18 вырабатывает сигнал - и разряд регистра 5 находится в 1, то коммутирующий узел 20 передает на вход данной тетрады сумматора 1 инверсное содержимое соответствующей тетрады регистра 3. 77 Деление в устройстве выполняется без восстановления остатка. Деление производится за п циклов (п - число десятичных разрядов операндов), причем на каждом цикле путем ряда сложений или вычитшшй определяется очередная цифра частного. В исходном состоянии в сумматоре 1 находится делимое, в регастре 3 - делитель, в регистре 4 - делитель, каждая тетрада которого увеличена на шесть (скорректированный делитель), в регистре частного 2 зафиксировано нулевое значение, разряды регистра пере. носов 5 установлены в единицу. Деление вьшолняется следующим образом. При поступлении сигнала Пуск на вход 7 блока 6 управления данный блок вырабатывает сигнал - на своем вькоде 18. Так как в исходном состоянии все разряды регистра 5 переносов находятся в 1, то на первом такте первого цикла все коммутирующие узлы 20 передадут на входы тетрад сумматора 1 соответствующие тетрады с инверсных выходов регистра 3. По сигналу, возникшему на выходе 9 блока управления 6, выполняется суммирова ние содержи й)го сумматора 1 с кодом на его входах (на первом такте делимое складывается с инверсным кодом делителя, т. е. из делимого вычитается делитель). Возникшие при зтом межтетрадные переносы по сигналу на выходе 15 блока 6 управления запоминаются в регистре 5 переносов. Знак результата операции в сумматоре 1 поступает на вход 8 блока 6 управления. Если результат вычитания положителен, то выполняется второй такт вычитания. При этом блок управления 6 вырабатывает сигналы на своих выходах 13 и 18. По сигна лу на выходе 13 в младшую тетраду регистра частного 2 добавляется единица. Сигнал на выходе 18 обеспечивает поступле ние на входы сумматора 1 через коммутирующие узлы 20 кодов с инверсных выходов соответствующих тетрад регистров 3 или 4. При этом коммутирующие узлы 20 анализируют состояние соответствующих разрядов регистра 5 в ту тетраду сумматора 1, перенос из которой на предьодущем такте вычитания возник, передается тетрада из регистра 3, а в ту тетраду, перенос из которой на предыдущем такте вычитання 1не возйик, поступает соответствующая тетрада регистра 4. По сигналу на выходе 9 . блока 6 управления производится сложение тетрад сумматора 1 с инверсным кодом соответствующих тетрад регистров 3 или 4. Возникшие при этом межтетрадные переносы .по сигналу на выходе 15 запоминаются в регистре 5. , Знак результата вычитания поступает на вход 8 блока 6 управления. При этом, если результат вычитания положителен, to производится следующий такт вьгчитания, выполняемый аналогич но второму. Отрицательный результат вычитания указывает на окончание цикла вычитаний. Число, накопленное в младшей тетраде регистра 5 равно первой (старшей) цифре . частного. Как только результат вычитания станет отрицательным, блок управления 6 вместо сигналов на своих выходах 13 и 18 вырабатывает сигнал на выходе 10, по которому выполняется сдвиг содержимого сумматора 1 и регистра 2 влево на четыре двоичных разряда, содержимого регистра 5 переносов влево на один разряд. При зтом сигнал на выходе 12 блока 6 управления обеспечивает установку младшей тетрады регистра 2 в девять (1001), сигнал на выходе 16 устанавливает младший разряд регистра 5 в 1. Для определения второй цифры частного выполняется цикл тактов сложения. На первом такте сложения блок 6 зправления вырабатывает сигнал на своем выходе 17. При этом коммутирующие узлы 20 передают на входы тетрад сумматора 1 содержимое соответствующих тетрад регистров 3 и 4 прямым кодом, анализируя состояние разрядов регистра 5. Если данный разряд регистра 5 переносов находится в единице, то коммутирующий узел 20 передает на вход соответствующей тетрадь сумматора 1 тетраду регистра 4. Если же данный регистр 5 переносов находится в нуле, то на вход соответствующей тетрады сумматора 1 поступает тетрада регистра 3. По сигналу на выходе 9 блока 6 управления производится сложение содержимого сумматора 1 с кодом на его входах. Возникшие при этом межтет- , радные переносы по сигналу на выходе 15 запоминаются в регистре 5. Знак результата сложения поступает на вход 8 блока 6 Зправления. Если знак результата отрицателен, то выполняется второй такт сложения. Блок 6 управления рырабатывает сигналы на своих выходах 14 и 17. По сигналу на выходе 14 производится вычитание 1 из содержимого младшей тетрады регистра 2. Сигнал на выходе 17 обеспечивает передачу на входы тетрады сумматора 1 прямого кода соответствующей тетрады регистра 3, (если перенос из данной тетрады сумматора при выполнении предыдущего такта сложения отсутствовал) или тетрады регистра 4 (если перенос присутствовал). По сигналу на выходе 9 блока 6 управления вьшолняется слоение содержимого сумматора 1 с кодом на его входах. Возникшие при этом межтетрадные ереносы запоминаются в регистре 5. Знак реультата операции поступает на вход 9 блока 6 }шравления. Если знак результата отрицателен, то выполняется следующий такт сложения, производимый аналогично второму. Если знак результата сложения положителен, то, значит, в младшей тетрапе регистра 2 сформирована вторая цифра частного. Блок управ ления 6 вместо сигналов на сбоих выходах 14 и 17 вырабатывает сигнал на выходе 10, по которому осуществляется сдвиг содержимого сумматора 1 и регистра частного 2 на четыре двоичных разряда влево и сдвиг содержи мого регистра переносов 5 на один двоичный разряд влево. Одновременно сигнал на выходе 16 блока 6 управления устанавливает в младшем разряде регистра 5 1, а сигнал на выхо де 11 - О в младшей тетраде регистра 2. Третья цифра частного и все нечетные определяются путем выполнения цикла вычитаний, производимых аналогично действиям, описанным для первой цифры. Четвертая и все четные цифры частного находятся выполнением цикла сложений аналогич но описанному для второй цифры. Данное устройство деления десятичных чирел обеспечивает выполнение операции десятичного деления за время ТдеЛ(0- 9п Трм2. максимальное время деления п-разрядных десятичных операндов;- время суммирования 4п-разрядных двоичных чисел; время получения скорректированного делителя. В известном устройстве это время составля ет величину Vft.o (Тс„2+Ткор), (2) где - длительность операции коррекции результата двоичного суммирования Из выражений (1) и (2) следует, что испол зование даннЬго устройства позволяет в некоторых случаях почти в два раза увеличить скорость деления десятичных операндов. Положительный эффект заключается, в том, что предлагаемое устройство деления дёсятичных чисел позволяет уменьшить в два раза время, необходимое для операции деления десятичных чисел за счет того, что устраняется необходимость в выполнении операции коррекции промежуточного результата (добавление или вычитание шестерки (ОНО) в зависимости от наличия или отсутствия межтетрадного переноса и знака результата) после каждого такта сложения-вычитания. При этом дополнитель ные затраты оборудования в предлагаемом уст ройстве составляет не более 20% от обшлх затрат оборудованияна делительное устройство. Формула изобретения Устройство для деления десятичных чисел, содержащее двоичный сумматор, регистры частного и делителя и блок управления, пусковой « управляющий входы которого соединены со входом пуска устройства и знаковым выхо Йом сумматора соответственно, выход разрешега1я приема очередного операнда блока управления подключен к входу управления занесением очередного операнда сумматора, выход разрешения сдвига блока управления подключен ко входам управления сдвигом на четыре разряда сумматора и регистра частного, выход разрешения установки нуля блока управления подключен ко входу установки нуля младшей тетрады регистра частного, а выход разрешения установки в 9 блока управления - ко входу установки в 9 младШей тетрады регистра частного, выходы разрешения прибавления и вычитания единицы блока управления подключены ко входам прибавления и вычитания единицы регистра частного, отличаюшеес я тем, что, с целью повьпыения быстродействия, устройство содержит регистр скорректированного делителя, регистр переносов и управляемый коммутатор, выходы переноса каждой тетрады cj wMaTopa подключены к информационным входам регистра переносов, вход упргшления занесением значений переносов которого подключен к выходу разрешения приема значений переносов блока управления, вьгход разрешения сдвига которого соединен со входом управления сдвигом на один разряд регистра переносов, выход разрешения установки в единицу блока управления подключен ко входу установки в единицу младшего разряда регистра переносов, причем управляемый коммутатор состоит из коммутирующих узлов, число которых равно числу десятичных разрядов операндов, вчоды комм)тпрующих узлов являются входами управляемого коммутатора, при этом , первая и вторая группы информационных входов каждого коммутирующего узла подключены к выходам соответствующие тетрад регистра делителя и регистра скорректированного делителя, зшравляющий вход переноса каждого коммутирзоошего узла подключен к соответствующему управляющему входу переноса управляемого коммутатора, соединенного с выходом соответствующего разряда регистра переносов, первый и второй управляющие входы знака всех комм}ггирующих узлов подключены к первому и второму знаковому выходам блока управления соответственно, а выходы коммути- . рующих узлов являются выходами управляемого коммутатора и подключены к информационным входам сумматора. Источники информации, пртштые во внимание при экспертизе 1.Карцев М. А. Арифметика цифровых машин. М., Наука, 1969. с. 493. 2.Авторское свидетельство СССР N 233296, кл. G 06 F 7/38, 1967. 3.Карцев М. А. Арифметика цифровых . М., Наука, 1969, с. 524-525 (прототип).