Устройство для связи процессора с оперативной памятью Советский патент 1980 года по МПК G06F13/00 

(54) УСТРОЙСТВО ДЛЯ СВЯЗИ ПРОЦЕССОРА С ОПЕРАТИВНОЙ ПАМЯТБЮ

I

Изобретение относится к вычислительной технике и может быть использовано при разработке электронных цифровых вычислительных машин.

Для современных универсальных ЭЦВМ характерны семейства машин, р которых для всех представителей данного семейства используются одни и те же наборы команд и форматы операндов. Наиболее распространенным является набор команд и наборы операндов систем IBM 360 (IBM 370) и ЕС ЭВМ 1.

В этих системах используются команды трех форматов: полуслово, слово и три полуслова. Операнды могут быть фиксированных форматов: полуслово, слово, двойное слово, и переменного формата с кратностью в один байт.

Данные системы с точки зрения разрядности ячейки устройств оперативной памяти (ОП) и разрядности обрабатываюшего устройства (ОУ) характеризуются широким диапазоном технические решений. Причем упомянутые разрядности могут совпадать и могут отличаться друг от друга.

Так, в машине IBM 360 модель 30 разрядности ОП и ОУ совпадают и равны одному байту. В машинах IBM 360 модель 40 и ЕС 1020 разрядность ОП равна двум байтам, а разрядность ОУ - одному байту. В другом конце диапазона (в мошных ЭЦВМ разрядность ОП достигает восьми байтов и . Каждое техническое решение выбирается исходя из необходимости обеспечить требуемое быстродействие при минимальной стоимости оборудования.

10В младших моделях данных систем во

многих случаях при выборке из ОП команд или операндов требуется несколько обращений к оперативной памяти, при этом резко снижается быстродействие. В старших моделях объем информации, пересылаемый

15 за одно обращение к ОП, часто содержит избыточную информацию, которая не будет использована в данной команде. В этих случаях избыточность в оборудовании обеспечивает высокое быстродействие для команд,

2Q обрабатывающих максимальные форматы информации.

Наиболее близким к данному изобретению техническим решением является устройство для связи процессора с оперативной

памятью, солоржашее блок управления, neptibiH вход которого является входом микроопераций устройства, второй вход - входом младших разрядов адреса обращения устройства, третий вход - входом счета последнего байта устройства, четвертый вход соединен с выходом индивидуальных сигналов блока управления оперативной памятью, первый выход блока управления соединен со входом сигналов управления блока управления оперативной памятью, второй выход соединен со входом масок регистра приема масок, входной регистр оперативной памяти, входом соединенный с выходом выходного регистра оперативной памяти, через информационные шины - с выходом выходного регистра процессора и со входом входного регистра процессора, управляющий вход которого соединен с третьим выходом блока управления, регистр записи, регистр чтения, выход которого соединен с первым информационным входом регистра записи, второй информационный вход которого соединен с выходом регистра приема информации оперативной памяти, управляющий вход регистра записи соединен с выходом регистра приема масок, выход регистра записи соединен с информационным входом оперативной памяти, первый управляющий вход которой соединен со вторым выходом блока управления оперативной памятью, второй управляющий вход соединен с выходом регистра адреса, информационный выход оперативной памяти соединен с информационным входом регистра чтения, выход старших разрядов входного регистра оперативной памяти соединен с адресным входом блока управления оперативной памятью, а информационный выход входного регистра оперативной памятью соединен с информационными входами регистра приема информации оперативной памяти и регистра адреса, управляющий вход которого соединен с третьим выходом блока управления оперативной памятью, четвертым выходом соединенного с управляющими входами регистра приема масок 2.

Поскольку для большинства случаев пересылаемая информация не используется в ОУ срезу же по поступлении из ОП и для памяти на ферритовых сердечниках время выдачи информации из блока выборки значительно выше времени срабатывания блоков, построенных на интегральных микросхемах, то пересылка двойными словами является недостатком, который выражается в использовании избыточного оборудования. В данном случае это оборудование представляет собой схемы передатчиков (приемников), построенные на специальных элементах, и радиокабели с высокочастотными разъемами.

Пересылка двойного слова порциями снизит затраты дорогостоящего оборудовании и гаоариты устройств при сохранении высокого быстродействия.

Цель изобретения - уменьшение объема оборудования при сохранении высокого быстродействия.

Поставленная цель достигается тем, что устройство содержит коммутатор признаков чтения, формирователь признаков чтения, блок задания режима: первый вход которого является входом микроопераций устройства, второй вход - входом младщих разрядов

0 адреса обращения устройства, третий вход -входом кода переменного формата устройства, а выход соединен с первым информационным входом выходного регистра процессора, второй, третий и четвертый информационные

j входы которого являются соответственно входами адреса обращения, первого информационного слова и второго инфор.мационного слова устройства, управляющий вход выходного регистра процессора соединен с четвертым выходом блока управления,

0 управляющий вход формирователя признаков чтения соединен с пятым выходом блока управления оперативной памятью, а информационный - с выходом разрядов приема признака чтения регистра адреса, выход

формирователя признаков чтения соединен с управляющим входом коммутатора признаков чтения, информационный вход которого соединен с выходом регистра чтения, а информационный выход - с информационным входом выходного регистра оператив0 ной памяти.

На чертеже представлена блок-схема устройства.

Устройство содержит блок 1 управления, блок 2 задания режима, оперативную память 3, регистр 4 адреса, выходной регистр 5

процессора, .входной регистр 6 процессора, регистр 7 записи, регистр 8 чтения, регистр 9 приема масок, блок 10 управления оперативной памятью, регистр 11 приема информации оперативной памяти, коммутатор 12

0 признаков чтения, формирователь 13 признаков чтения, выходной регистр 14 оперативной памяти, входной регистр 15 оперативной памяти.

Устройство работает следующим образом.

SОбращение к ОП начинается по микрооперациям, поступающим в устройство на второй вход блока 1 управления из устройства управления процессором. Для каждого вида обращения - чтение, запись - чтение, запись - должны предусматриваться от дельные микрооперации. Так как операнды могут быть различных форматов, то для каждого вида записи должна предусматриваться отдельная микрооперация: запись байта, запись полуслова, запись слова, запись двой5 кого слова, запись информации переменной длины. Операции чтения производятся с формированием информации. Для каждого вида формирования предусматривается отдельная микрооперация: чтение без формирования с передачей информации в естественной последовательности, чтение с формированием по адресу обращения, чтение с формированием по специальным признакам Таким образом, состав микроопераций должен обеспечить широкие функциональные возможности. По второму входу выходного регистра 5 процессора в устройство поступает адрес обращения, младщие разряды которого подаются на второй вход блока 2, по третьему входу выходного регистра 5 процессора поступает первое информационное слово, а по четвертому входу - второе информационное слово, подлежащее записи, каждое по четыре байта. В зависимости от микрооперации может потребоваться запись от одного до восьми байтов. Номера байтов, информация которых будет записана в ОП, задаются единичными значениями соответствующих разрядов маски. Вось.миразрядный код маски формируется блоком 1 и пересылается в ОП через второй выход двумя порциями по четыре разряда одновременно с информационными словами, подлежащими записи. Код маски формируется в зависимости от микрооперации записи, младщих разрядов адреса, определяющих адрес байта в границах двойного слова, и дополнительного кода, который при записи переменного числа байтов указывает адрес (номер) последнего записываемого байта. Этот код формируется в устройстве управления ЭЦВМ на счетчике последнего байта при командах, которые обрабатывают операнды переменных форматов. Выходы этого счетчика поступают в устройство на третий вход блока 1. При выполнении этих команд также формируются специальные признаки, по которым при чтении из 6П по соответствующим микрооперациям вырабатывается код формирования. Таким признаком может быть, например, код разности младщих разрядов адресов обрабатываемых операндов. Эти признаки поступают в устройство на первый вход блока 1. Получив сигнал микрооперации, блок 1 выдает признак наличия операции и признак типа операции, а через регистр 5 - адрес обращения и- код формирования. По признаку наличия операции ОП в блоке 10 сравнивают разряды адреса, определяющие номер куба .с кодом присвоенного ему номера. ОП, у которой произойдет сравнение, с блока 10 выдает сигнал «принято или «занято на четвертый вход блока 1 в зависимости от того, готово ли оно обрабатывать данный запрос. Если ни одно из устройств не ответит на обращение, то ситуация расценивается как нарушение адресации, т. е. программа указывает на несуществующий в данной конфигурации адрес ОП, что приводит, в конечном итоге, к прерыванию программы. Куб ОП, выдавщий сигнал «принято, производит прием адреса обращения в регистр 4, фиксирует в блоке 10 признак типа операции и запускает цикл .выборки из оперативной памяти. При операциях sanncil вслед за адресом по управляющим сигналам из блока 1 регистр 5 выдает первое слово для записи, а через некоторое время - второе слово. Для каждой посылки блок 1 формирует на выходе специальные признаки, которые служат для синхронизации приема в ОП этих посылок. Информационные слова принимаются в регистре 11 до управляющим сигналам из блока 10. Первое слово принимается в первую часть регистра, второе - во вторую часть. Одновременно, с информационными словами выдаются соответствующие разряды масок, которые принимаются в первую и вторую части регистра 9. Для памяти на ферритовых сердечниках все эти операции успевают завершиться до конца цикла выборки. В результате выполнения этого цикла информация фиксируется в регистре 8, с которого поступает на входы регистра 7 и коммутатора 12. В операциях записи в регистре 7 производится коммутация, в результате которой на вход оперативной памяти 3 поступает информация, которая будет записана в цикле записи (регенерация) по адресу, хранящемуся в регистре 4. На выход регистра 7 проходит информация от регистра 11 тех байтов, для которых разряды маски имеют единичные значения, и информация от регистра 8 тех байтов, для которых разряды масок имеют нулевые значения. Таким образом записана тольок та информация, которая необходима при данном обращении. При обращениях записи в блоке 10 не вырабатывается сигнал выдачи информации из ОП. При чтении из ОП начало работы производится аналогичным образом. Получив микрооперацию, блок 1 вырабатывает признак наличия операции и признак типа операции, которые одновременно с адресом и кодом формирования выдаются и анализируются всеми кубами ОП. Но информационные слова для записи, коды масок и соответствующие управляющие сигналы не вырабатываются. Куб ОП, который воспринял данное обращение, принимает в регистр 4 код формирования и адрес. В регистре 9 по сигналу из блока 10 фиксируются нули. В конце цикла выборки информация, хранящаяся по адресу, код которого запомнился в регистре 4, фиксируется в регистре 8. К этому времени формирователь 13 на воих выходах вырабатывает управляющие потенциалы, которые поступают на вход оммутатора 12. Формирователь 13 в зависимости от кода ормирования вырабатывает управляющие отенциалы, которые обеспечивают выдачу айтов в первом и втором словах, пересыаемых в процессор. Временное стробиование производится по сигналам из блоа 10. Блок 10 в операциях чтения выдает азрешающий сигнал на регистр 14. Таким образом, через регистр 14 последовательно во времени выдаются первое и второе слова. Для каждой посылки блок 10 вырабатывает н выдает соответствующие сигналы на четвертый вход блока 1, по которым в блоке 1 формируются управляющие сигналы, поступающие в блок бив устройство управления процессором. По этим сигналам производится стробирование на приемниках и прием в процессоре информации из ОП. Выдача информации из ОП с формированием в соответствии с описанными правилами обеспечивает значительную экономию оборудования при сохранении высокого быстродействия для преобладающего числа случаев. Формула изобретения Устройство для связи процессора с оперативной памятью, содержащее блок управления, первьш вход которого является входом микроопераций устройства, второй вход -- входом младших разрядов адреса обращения устройства, третий вход - входом счета последнего байта устройства, четвертый )зход соединен с выходом индивидуальных сигналов блока управления оперативной памятью, первый выход блока управления соединен со входом сигналов управления блока управления оперативной памятью, второй выход соединен со входом масок регистра приема масок, входной регистр оперативной памяти, входом соединенный с выходом выходного регистра оперативной памяти, через информационные 11ины - с выходом выходного регистра процессора и со входом входного регистра процессора, управляющий вход которого сое аинен с третьим выходом блока управления, регистр записи, регистр чтения, выход которого соединен с первым информационным входом регистра записи, второй информационный вход которого соединен с выходом peiHCTpa приема информации оперативной памяти, управляющий вход регистра записи соединен с выходом регистра приема масок, выход регистра записи соединен с информационным входом оперативной памяти, первый управляющий вход которой соединен со вторым выходом блока управления оперативной памятью, второй управляющии вход соединен с выходом регистра адреса, инфор.мационный выход оперативной памяти соединен с информационным входом регистра чтения, выход старших разрядов входного регистра оперативной памяти соединен с адресным входом блока управления оперативной памятью, а информационный выход входного регистра оперативной памяти соединен с информационными входами регистра приема информации оперативной памяти и регистра адреса, управляющий вход которого соединен с третьим выходом блока управления оперативной памятью, четвертым выходом соединенного с управляющими входами регистра приема масок, отличающееся тем, что, с целью уменьщения объема оборудования, оно содержит коммутатор признаков чтения, формирователь признаков чтения, блок задания режима, первый вход которого является входом микроопераций устройства, второй вход - входом младщих разрядов адреса обращения устройства, третий вход - входом кода переменного формата устройства, а выход соединен с первым информационным входом выходного регистра процессора, второй, третий и четвертый информационные входы которого являются соответственно входами адреса обращения, первого информационного слова и второго информационного слова устройства, управляющий вход выходного регистра процессора соединен с четвертым выходом блока управления, управляющий вход формирователя признаков чтения соединен с пятым выходом блока управления оперативной памятью, а информационный - с выходом разрядов приема признака чтения регистра адреса, выход формирователя признаков чтения соединен с управляющим входом коммутатора признаков чтения, информационный вход которого соединен с выходом регистра чтения, а информационный выход - с информационным входом выходного регистра оперативной памяти. Источники информации, принятые во внимание при экспертизе 1.Штаркман В. С. Вычислительная система IBM/360. Принципы работы. М., «Сов. радио, 1969. 2.Ларионов А. М. Электронная вычислительная машина ЕС-1050. М., «Статистика. 1976 (прототип).