Устройство для синхронизации вычислительной системы Советский патент 1980 года по МПК G06F1/04 

Изобретение относится к вычислитель- ной технике, а более конкретно к синхронизирующим вычислительным системам.

Известна синхронизирующая вычислительная система, содержащая процессор, канал, систему синхронизации, которая содержит задающий генератор, вырабатывающий основную частоту Т, Выход генератора соединяется со входом блоков тактовых центров, которые служат для усиления сигналов Т, Выходы вьпиеука- занных блоков соединены со входами элементов задержки, выходы которых соединены со входами блоков усилителей синхронизации, вырабатывающих синхросигналы Т1 и Т2, с периодом следования 450 НС, длительностью 112,5 не, сдвинутых относительно друг друга на 225 НС, Выходы этих усилителей соединены со входами триггеров синХ1эрнизируемой вычислительной системы,

WНедостатком этой системы является большой перио4 следования сигналов син-

хронизации, а также невозможность регулирования относительного сдвига между сигналами синхронизации Т1 и Т2, что приводит к неэффективному использованию временных интервалов в проме)сутках между Т1 и Т2 и, следовательно, уменьшает быстродействие вычислительной системы.

Наиболее близкой по технической сущности является синхронизируемая вычислительная система, содержащая прсщес- сор, пульт управления, устройство канала (мультиплексного и селекторного), синхронизируемые с помощью системы синхронизации, задающий генератор, выходы которого соединены с входами группы линий задержки, выходы линий задержки соединяются с входами блоков выработки синхросигналов, а выходы блоков выработки синхросигналов соединены с триггерами, входящими в состав процессора, пульта управления и устройства каналов 12.

, В функциональных схемах процессора |и каналов применяется двухфазная система синхронизации, которая использует для переключения триггеров две последо вательности синхросигналов С1 и С2, сдвинутые на полутакт друг относительно друга, следующие с тактовой частотой 6,25 мГц.

Недостатком вышеуказанной системы является отсутствие .-эффективного исполь зовании временных интервалов между фазами С1 и С2 последовательностей синхроимпульсов в пределах рабочего цикла вычислительной системы при различных величинах времени обработки в комбинационной схеме, что снижает бьют- родействие вычислительной системы.

Целью изобретения является повышение быстродействия.

Поставленная цель достигается тем, что в устройство, содержащее задающий генератор, группа выходов которого COOTветственно подключена ко входам элементов задержки первой группы, группу блоков выработки синхросигналов, каждый из которых содержит дешифратор, введена вторая Группа элементов задержки, а каждый из блоков выработки синхросигналов дополнительно содержат счетчик, селектор И шесть элементов И, при этом в каждом блока выработки синхросигналов выход счетчика соединен со входом селектора и входом дешифратора, первый, второй, третий и четвертый выходы кото. рого подключены к первым входам соответственно первого, второго и четвертого элемента И, первый и второй выходы селектора соединены с первыми входами соответственно пятого и шестого элементов И, а вторые входы элементов И и вход счетчика каждого из блоков выработки синхросигналов подключены к выходу соответствующего элемента задержки первой группы, причем выходы элементов И каждого из блоков выработки синх- росигналов соединены со входами соответствующего элемента задержки второй группы, выходы которых являются выходами устройства.

Такая схема позва(1яет получить систе му синхронизации с удвоенной частотой синхросигналов и сдвинутые во времени синхросигналы, что дает всхзможность более эффективно использовать временные интервалы между синхросигналами, а,

следовательно, повысить быстродействие вычислительной системы.

На фиг. 1 представлена блок-схема синхронизируемой вычислительной системы; на фиг. 2 - блок выработки синхросигналов.

Устройство состоит из задающего генератора 1 системы синхронизации, вырабатьтающего исходную последовательность синхросигналов, линии 2 задержки первой группы, служащие для выравнивания во времени исходных сигналов, поступающих на входы блоков 3 выработки синхросигналов. Выравнивание производится наложением строгих ограничений на допустимые разбросы длин кабелей, по которым передаются эти сигналы и с помощью регулируемых линий задержки, обеспечивающих точность выравнивания синхросигналов + 1,5 НС, линии 4 задержки второй группы, обеспечивающие временной сдвиг синхросигналов, синхронизируемые триггеры 5 процессора 6, пульта 7 управления и селекторного 8 и мультиплексорного 9 устройства каналов, счетчика 10, делящего на четыре исходную последовательность синхросигналов, дешифратора 11, элементов 1.2 И, селектора 13, входы которого соединены с выходами вышеупомянутого Счетчика, а выходы со входами элементов И.

Введенныйг счетчик 1О, соединенный с дешифратором 11, позволяет получить сдвиг последовательности С2 на дискретную величину, равную 1/4 периода машинного такта синхронизируемой системы как в сторону увеличения интервала между фазами С1 и С2 (фаза С22), так и в сторону уменьшения вышеуказанного интервала (фаза С21).

Введенные в предлагаемую систему синхронизации счетчик и вторая группа линий задержки позвсшяет обеспечить сдвиг синхросигналов С22 на Д 12 не и равную 8,5% машинного такта влево, что позволяет выбирать микрокоманду с опережением, необходимым для обеспечения времени, достаточного для срабатывания логики в цепях передачи микрокоманды в регистр микрокоманд. Это позволяет увеличить быстродействие системы.

Введение селектора 13 позволяет вырабатывать синхросигналы СЮ и С2О, имеющие частоту в 2 раза большую, чем синхросигналы С1, С21, С22, Синхросигналы СЮ и С20 используются в блоке ускоренного умножения, что позволяет вдвое уменьшить время обработки информации в этом блоке.

Целесообразность введения селектора позволяет получить синхросигналы удвоенной частогы СЮ и С2О, используемые в блоке ускоренного умножения, входящего в состав процессора синхронизируемой вычислигельной системы.

Введение в блок выработки синхро-

сигналов селектора 13 для получения синхросигналов удвоенной частоты СЮ и С20 позволяет производить операциюумножения на дереве сумматор.ов конвей ерным способом вдвое быстрее, чем при использовании синхросигналов С1, С2.

Использование счетчика для получения синхросигналов С21 и С22, второй группы линий задержки для сдвига синхросигналов, селектора для получения синхросигналов удвоенной частоты позволяет уменьшить время обработки информации в предлагаемой синхронизируемой вычислительной системе в каждом конкретном случае в зависимости от име ющейся глубины логики, что повышает быстродействие системы в целом.

Формула изобретения

Устройство для синхронизации вычислительной системы, содержащее задающий генератор, группа выходов которого соответственно подключена ко входам

элементов задержки первой группы, групiny блоков выработки синхросигналов, каждый из которых содержит дешифратор.

ютличающееся тем, что, с целью повышения быстродействия, в него .введена вторая группа элементов задержки, а каждый из блоков выработки синхросигналов дополнительно содержит счетчик, селектор и шесть элементов И, при этом в каждом блоке выработки синхросигналов выход счетчика соединен со входом селектора и входом дешифратора, первый, второй, третий и четвертый выходы которого подключены к первым входам соответственно первого, второго, третьего и четвертого элемента И, первый и второй выходы селектора соединены с первыми входами соответственно пятого и шестого элементов И, а вторые входы элементов И и вход счетчика каждого из блоков выработки синхросигналов подключены к выходу соответствующего элемента задержки первой группы, причем выходы элементов И каждого из блоков выработки, синхросигналов соединены со входами соответствующего элемента задержки второй группы, выходы которых являются выходами устройства.

Источники информации, принятые во внимание при экспертизе

1.ТО 15603908О.

2.Электронная вычислительная машина ЕС-1О50. Под ред. Ларионова А. М. М., Статистика, 1976, с. 254 (прототип).

n

€