Следящий аналого-цифровой преобразователь Советский патент 1982 года по МПК H03K13/02 

(54) СЛЕДЯдаЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ

Изобретение относится к аналогоцифровым преобразователям и может быть использовано в области связи, выч слитепьной и измерительной техники, а также в автоматизированных системах управления технологическими процессами и системах автоматиза1щи научных исследований. Известен следящий аналого-цифровой преобразователь, содержащий первый, второй и третий блоки сравнения первые аналоговые входы которых соединены с источником входного сигнала а выходы соединены соответственно с первым, вторым и третьим входами пер вого логического блока, управлякяцие входы всех трех блоков сравнения сое динены с выходом генератора тактовых импульсов, второй аналоговьш вход второго блока сравнения соединен с первым входом делителя нд два и с выхЬдом ключа, первый аналоговый вход которого соединен с выходом источника эталонного напряжения, с аналоговым входом второго циф; оаналогового преобразователя и с аналоговым входом первого цифроаналогового преобразователя, второй аналоговый вход ключа соединен с выходом первого цифроаналогового преобразователя, второй аналоговый вход первого блока сравнения соединен с вторьм входом делителя на два и с выходом первого цифроаналогового преобразователя, второй аналоговый вход третьего блока сравнения соединен с выходом делителя на два, первый, второй, третий и четвертый выходы первого логического блока соединею соответственно с первыми, вторьеш, третьими и четвертыми входами второго и третьего логических блоков, пятые входы второго и третьего логических блоков соединены с выходом последнего разряда распределителя импульсов, Шестой вход второго логического блока соединен с выходом первой линии задержки и с входом второй линии задержки. 3907 выход которой соединен с шестым входом третьего логического блока, вход первой линии задержки соединен с выходом генератора тактовых импульсов, седьмой вход второго логического блока соединен с единичным выходом триггера, единичный и нулевой входы которого соединены соответственно с первым и вторым выходом :,четвертого логического блока, первая группа вхо дов соединена с выходами разрядных ;триггеров первого реверсивного счетчика, с цифровыми входами первого цифроаналогового преобразователя и с первыми входами элементов И первой группы, вторая группа входов четвергого логического блока соединена с выходами разрядных триггеров второго реверсивного счетчика, с цифровыми входами второго цнфроаналогового преобразователя и с первыми входами элементов И второй группы, а третий вход соединен с выходом генератора тактовых импульсов, еданичньй шкод триггера переполнения второго ревер сивного счетчика Исое|щнен с управпякхщим входом кточа, выходил элементов И первой группы соедииеиы е уста новочными входам раэрядтох триггеров второго реверсивного счетчика, а выходы элементов И второй грутш соединеныс установочными входами разрядных триггеров первого реверсивного счетчика, первьШ и второй выходы второго логического блока соединены соответствеино со входом сдвига вправо н со входом сдвига влево на один разряд распределителя импульсов, третий и четвертый выходы второго логического блока соединены со вторыми входами элементов И соответственно первой и второй групп кроме того, третий выход второго логического блока соединен с нулевым входом TiHirrepa переполнения второг реверсивного счетчика, первый и второй выходы третьего логического блока соединены соответственно со входа ми установки реткима сложения и вычитания первого реверсивного счетчика, третий и четвертый выходы третьего логического блока соединены со вторыми входами элементов И соответственно третьей и четвертой групп, первые входал которых соединены с выходами соответствугадах разрядов распределителя импульсов; выходы элементов И третьей группы соединены со счетными входами триггеров соответствующих разрядов первого реверсивного счетчика; выходы элементов Н четвертой группы соединены со счетными входами триггеров соответствующих разрядов второго реверсивного счетчика f 1 j. Недостатком известного преобразователя является большая погрешность преобразования, обусловленная тем, что отрезки смещаются до касания ( без взаимного перекрытия), что приводит к необходимости частьгх переключений отрезка при изменении сигнала, вблизи границ отрезка. Особенно сильно этот недостаток проявляется при использовании этого преобразователя в качестве устройства выбора шкал. Цель изобретения - уменьшение погрешности преобразования. Поставленная цель достигается тем, что следящ1Й аналого-цифровой преобразовател/, с.рд,жащий. первый, второй и блоки сравнения, первые аналоговые входы которых соединены с источником входного сигнала, а выходы соединены соответственно с первым, вторым и третьим входами первого логического блока, унравлянячие входы всех трех блоков сравнения соединены с выходом генератора тактовых импульсов, второй аналоговый вход второго блока сравнения соединен с первым входом делителя на два и с выходом ключа, первый аналоговый вход которого соединен с выходом источника эталонного сигнала, с аналоговыми входами первого и второго цифроаналоговых преобразователей, второй аналоговый вход ключа соединен с выходом первого цифроаналогового преобразователя, а второй аналогов вход первого блока сравнения соединен с вторым входом делителя на два и с выходом второго дифроаналогового преобразователя, второй аналоговый вход третьего блока сравнения соединен с выходом делителя на два, первый, второй, третий, четвертый выходы первого логического блока соединены соответственно с первьиш, вторыми, третьими и четвертыми входами второго и третьего логических блоков, пятые входы которых соединены с выходом последнего разряда распределителя импульсов, шестой вход второго логического блока соединен с выходом первой линии задержки и с входом второй ли5НИИ задержки, выхол которой соедине с шестым входом третьего логическог блока, вход первой линии задержки соединен с выходом генератора такто вых импульсов, а выходы разрядов распределителя импульсов соединены с первыми входами элементов И перво и второй групп, выходы элементов И первой группы соединены со счетными входами триггеров соответствующих разрядов первого реверсивного счетчика, выходы элементов И второй гру пы соединены со счетными входами триггеров соответствующих разрядов второго реверсивного счетчика, выхо ды разрядных триггеров второго реве сивного счетчика соединены с первой группой входов четвертого логического блока и с цифровыми входами второго цифроаналогового преобразователя, вторая группа входов четвертого логического блока соединена с выходаьш разрядшлх триггеров первого реверсивного счетчика и с цифровыми входами первого цифроаналогового преобразователя, а третий вход соединен с вьпсодом генератора тактовых импульсов, единичный выход триггера переполнения первого реверсивного счетчика соединен с управлякяцим вхоI.дом ключа, первый и второй выходы четвертого логическог-о блока соединеш 1 соответственно с ед 1ничным и нулевьп4 входами первого триггера, первый выход второго логического блока соединен с входом сдвига вправо на один разряд распределителя импульсов, введеш 1 два элемента ИЛИ и второй триггер, причем третий и четвертый выходы четвертого логического элемента соединеш 1 соответственно с нулевым и единичным входами второго триггера, единичный выход первого триггера соединен с седь кым входом третьего логического элемента, единичный выход второго триггера соединен с седььлт входом второго и с восьмым входом третьего логических блоков, при этом пятый и шестой выходы первого логического блока соединены соответственно с вхо дами установки режима сложения и вычитания первого и второго реверсивных счетчиков, второй и третий выходы второго логического блока соединены соответственно- с первыми входами первого и второго элементов ИЛИ вторые входы которых соединены соответственно с вторым и третьим выхо4дами третьего логического блока, первый выход ко-эрого соединен с входом сдвига влево на один разряд распределителя импульсов, а выход первого элемента ИЛИ соединен с вторыми входами элементов И второй группы, выход второго элемента ИЛИ соединен с вторыми входами элементов И первой группы. На фиг.I представлена функциональная схема следящего преобразователя; на фиг.2 - вариант выполнения логического блока; на фиг.З - алгоритм преобразования изменяющихся сигналов с использованием отрезка образцовой шкалы. Г peдлaгaё aJШ аналого-цифровой преобразователь содержит первый ), второй 2 и третий 3 блоки сравнения, первый логический блок 4, генератор 5 тактовых импульсов, делитель 6 на два , ключ 7, источник 8 эталонного сигнала, первый 9 и второй 10 цифроаналоговые преобразователи, второй li и третий 12 логические блоки,распределитель 13 импульсов, пер-вая 14 и вторая 15 линии задержек, первая 16 и вторая 17 группы элементов И, первый 18 и второй 19 реверсивные счетчики,четвертый логический блок 20, первый 21 и второй 22 триггеры, первый 23 и второй 24 элементы ИЛИ. На фиг.2 представлен один из возможных вариантов реализации четвертого логического блока 20. Этот блок определяет, в каком из реверсивных счетчиков 18 или 19, соответствующих верхней и нижней границе отрезка, находится самая правая единица и, если она находится в первом реверсивном счетчике 18, то на втором выходе появляется сигнал, означающий, что данный отрезок является нижней половиной предыдущего (большего) отрезка .Если же самая первая единица находится во втором реверсивном счетчике 19, то на первом выходе четвертого логического блока 20 появляется сигнал, означающий, что данный отрезок является верхней половиной предыдущего ( большего отрезка) . Если же самая правая единица находится одновременно в обоих реверсивных счетчиках (т.е. в одном и том же разряде), то на четвертом выходе появляется сигнал, означающий, что данный отрезок является промежуточным, в противном случае сигнал появляется на третьем выходе. Перед тем кай пояснить структуры первого 4, второго 11 н третьего 12 логических блоков, введем обозначения сигналов: сигнал с первого триггера 21 W I, если данный отрезок является верхней половиной предьщущего ( большего отрез ка; сигнал со второго триггера 22, Wn Г, если данный отрезок является промежуточным выход 1-го блока сравнения равный единице, если соответ ствующий образцовый уровень больше входного сигнала; -сигнал на выходе 1-ой лини задержки; -сигнал, поступающнй на пя тые входы второго и третье логических блоков, причем п 1, если младший разряд распределителя 13 импульср находится в нулевом состоя нии; -сигнал на |-ом выходе J-ro логического блока. Тогда выражения для выходных сигналов логических блоков 4, И, 12. имеют вид i, -TSaSal . (эти выражения полностью совпадгшпс известным првобразоватепем ..-- { v/nvp.).- t,,g; (ctvfbWn); i,, va Wn vfbw V jbWn); )| ,(«fHV(fn). Очевидно, что эти логические бло ки могут быть легко построены, например, на элементах И, ИЛИ, НЕ. Сущность изобретения заключается в том, что отрезки (величины которы могут уменьшаться и увеличиваться вдвое относительно своего прежнего значения) смещаются не до касания своими границами (как в известном). а с перекрытием, благодаря чему сокращается число переключений отрезков и уменьшается погрешность преобразования. Для реализации настоящего алгоритма необходимо установить правило, позволяющее определить, какой же половиной предыдущего (большего) отрезка является текущий отрезок ,или он является промежуточным отрезком. В данном устройстве применено следукяцее правило, полученное на основе анализа двоичных кодов границ отрезка: если правая единица в реверсивном счетчике 18 верхней границы находится в более младшем разряде, чем правая единица в реверсивном счетчике 19 нижней границы, то W О ( нижняя половина), 1 (верхняя если наоборот, то W половина). Если же самая правая единица находится в одном и том же разряде обоих реверсивных счетчиков, то WfT (промежуточный отрезок) . Это правило и реализуется четвертым логическим блоком 20. Устройство работает следующим образом. Предположим, что сигнал начальной установки ( на (Ыг. I не показан} устанавлива:ёт в распределителе 13 импульсов код 10...О, а в реверсивных счетчиках 18 и 19 соответственно устанавлинаются коды 10... О и О...О, при этом на BTOpi входах блоков 1 и 2 сравнения устанавливаются образцовые уровни соответствуншще грашедам отрезка, а на втором входе блока 3 сравнения формируется уровень, соответствукяций середине отрезка. С приходом тактового импульса от генератора 5 тактовых импульсов на управ якщие входы блоков I, 2 и 3 сравнения происходит сравнение входного сигнала с образцовыми, уровнями, сигнале с блоков I, 2 и 3 сравнения расшифровываются первым логическим блоком 4, этот же тактовый сигнал с помощью четвертого логического блока 20 определяет, не является ли текущий отрезок промежуточным, и если нет, то какой половиной большего отрезка он является. Соответствуняцие признаки W и W. устанавливаются на триггерах 21 и 22. С выхода первой линии 14 задержки тактовый Сигнал поступает на второй логический блок 11, который производит следукяцие действия: во-пер9вых, если с первого логического бло ка 4 приходит сигнал О или Т ,т.е, входной сигнал находится внутри отрезка, и при этом отрезок не являет ся минимальным (т.е. младший разряд распределителя импульсов находится в состоянии О) и промежуточным, то производится сдвиг вправо (f2 ) на один разряд единицы в распределителе 13 импульсов, тем самым подготавливается уменьшение величины отрезка в два раза; во-вторых,если с первого логического блока 4 приходит сигнал р) , т.е. входной сигнал находится ниже нижней границы, или же если с первого логического блока 4 приходит сигнал ,т.е. входной сигнал находится вьпие верхней границы, и при этом текущий отре зок является промежуточным, то вырабатывается сигнал f.2it который поступает на счетный вход разряда второго реверсивного счетчика 19, при этом номер разряда определяется распределителем 3 импульсов, а режим работы счетчика задается первым логическим блоком 4. Аналогично,при наличии сигнала или при одновременном присутствии сигналов (Ь и V/P вырабатывается сигнал i, измеНЯ1ЭЩИЙ величину верхней границы отрезка,, хранящуюся в первом реверсивном счетчике 18. Далее по сигналу с выхода второй линии 15 задержки начинает работать третий логический блок 12, сигнал i- , с первого выхода которого происходит сдвиг влево содержимого распределителя 13 импульсов, И появляется либо при наличии сигнала oL и при условии, что текущий отрезок является или промежуточным или нижней половиной предыдущего (большего) отрезка , либо при наличии сигнала | и при условии, что текущий отрезок является или промежуточным или верхней половиной предьщущего отрезка.Если имеется сигнал ,и при этом отрезок не является минимальным, т.е. присутствуют сигналы f или Ш и , т вырабатывается сигнал f23 добавляющий единицу 5 разряд второго реверсивного счетчи |са 19, номер которого определяется распределителем 13 импульсов. Аналогично, ейли имеется сигнал о и njte этом отрезок не является минимальным, т.е. присутствуют сигналы h или и ц г, то вырабатывается сигнал fij, вмчитающий единицу из. разря 4 да первого реверсивного счетчика 18, номер которого определяется распределителем 13 импульсов. При использовании предлагаемого преобразователя в качестве устройства выбора шкал представляется особо перспективным использование в качестве блоков сравнения статистических сравнивающих узлов, использующих идеи последовательного анализа. Формула изобретения Следящий аналого-цифровой преобразователь, содержащий первый, второй и третий блоки сравнения, первые аналоговые входы которых соединены с источником входного сигнала, а выходы - соответственно с первым, вторым и третьим входами первого логического блока, управляющие входы всех трех блоков сравнения соединены с выходом генератора тактовых импульсов, второй аналоговый вход второго блока сравнения соединен с первьо4 входом делителя на два н с выходом ключа, первый аналоговый вход которого соединен с выходом источника эталонного сигнала, с аналоговыми входами первого и второго цифроаналоговых преобразователей, а второй аналоговый вход ключа соединен с вы - ходом первого цифроаналогового преобразователя, второй аналоговый вход первого блока сравнения соединен с BTOiHJM входом делителя на два и с выходом второго цифроаналогового преобразователя, второй аналоговый вход третьего блока сравнения соединен с выходом делителя на два, первый, второй, третий и четвертый выходы первого логического блока соединены соответственно с первыми,вторыми, третьими и четверт1 ш втСодами второго и третьего логических блоков, пятые входы которых соединены с выходом последнего разряда распределителя импульсов, шестой вход второго логического блока соединен с выходом первой линии задержки и с входом второй линии задержки, выход которой сое/шнен с шестым входом третьего логического блока, вход первой линии задержки соединен с выходом генератора тактовых импульсов, а выходы разрядов распределителя импульсов соединены с первыми входами элементов И первой и второй групп.

выходы элементов И первой группы сое динены со счетными входами триггеров соответствующих разрядов первого реверсивного счетчика, выходы элементо И второй группы соединены со счетны- ми входами триггеров соответствующих разрядов второго реверсивного счетчик а выходы разрядных триггеров второго реверсивного счетчика соединены Спервой группой входов четвертого логического блока и с цифровыми входами второго цифроаналогового преобразователя вторая группа входов четвертого логического блока соединена с выходами разрядных триггеров первого реверсивного счетчика и с цифровыми входами первого цифроаналогового преобразователя, а третий вход соединен с выходом генератора тактовых импульсов, единичный выход триггера переполнения первого реверсивного счетчика соединен с управлякнцим входом ключа, первый и второй выходы четвертого логического блока соединены соответственно с единичным и нулевым входами первого триггера, первый выход второго логического блока соединен с входом сдвига вправо на один разряд распределителя импульсов, отличающийся тем, что, с целью уменьшения погрешности преобразования, введены два элемента ИЛИ, второй триггер, причем третий и четвертый вьгходы четвертого логического элемента соединены соответственно с нулевым и единичным входами второго триггера, единичный выход первого триггера соединен с седьмым входом третьего логического элемента, единичный выход второго триггера соединен с седьмым входом второго и с восьмым входом третьего логических блоков, при этом пятый и шестой выходы первого логического блока соединены соответственно с входами установки режима сложения и вычитания первого и второго реверсивж х счетчиков, второй и третий выходы второго логического блока соединены соответственно с первыми входами первого и второго элементов ИЛИ, вторые входы которых соединены соответственно с вторым и третьим выходами третьего логического блока, первый выход которого соединен с входом сдвига влевона один разряд распределителя импульсов, а выход первого элемента ИЛИ соединен с вторь т входами элемеитов И второй группы, выход второго элемента ИЛИ соединен вторыми входами элементов И первой группы.

Источники информации, принятые во внимание при экспертизе

1, Авторское свидетельство СССР по заявке № 2725739/21, кл. Н 03 К 13/02, -01.02.79.

фуг.

€ЬL.J

lej

tsCMWete ммЯ

п

ф1/9.2

ft