Устройство для деления частоты пов-ТОРЕНия иМпульСОВ Советский патент 1981 года по МПК H02K23/00 

(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧАСТОТЫ ПОВТОРЕНИЯ ИМПУЛЬСОВ

1

Изобретение относится к импульсной технике и может быть использовано в цифровых синтезаторах частоты.

Известен делитель частоты, содержащий соединенные последовательно основной и дополнительные делители частоты с переменным коэффициентом деления, выходы которых подключены ко входам суммирующего блока, разрядные коммутаторы, причем выходы суммирующего блока через разрядные коммутаторы подключены к входам основного делителя частоты 1.

Недостатком известного делителя является неравномерность распределения импульсов во временном интервале, что приводит к возникновению паразитных спектральных составляющих в сигнале и это в свою очередь ограничивает применение подобных делителей в синтезаторах частот.

Наиболее близким по технической сущности к предлагаемому является устройство для деления частоты повторения импульсов на коэффициенты деления, представленные неправильной двоичной дробью с точностью до заданного двоичногознака после запятой, содержащее делитель частоты, схему запрета и цифровой интегратор, состоящий из

регистра подынтегральной функции и сумматора, параллельные входы ввода кода которого соединены с параллельными выходами выдачи кода регистра подынтегральной функции, причем выход делителя частоты соединен со входом приращения независимой переменной цифрового интегратора, выход которого соединен со входом запрещения схемы запрета, управляемый вход которой соединен со входом устройства, а выход - с входом делителя частоты 2.

Недостатком известного устройства является неравномерность распределения выходных импульсов во временном интервале. Причем неравномерность расстановки выходных импульсов составляет период входной частоты. А уровень паразитных спектральных составляющих грубо определяется отнощением между периодами входной и выходной частоты.

Цель изобретения - повышение равномерности следования выходных импульсов при той же разрядности делителя частоты и цифрового интегратора.

Эта цель достигается тем, что в устройство для деления частоты повторения импульсов, содержащее цифровой интегратор.

состоящий из регистра подынтегральной функции и сумматора, информационные входы которого соединены с информационными выходами регистра подынтегральной функции,и делитель частоты, выход которого подключен ко входу приращения независи-. мой переменной цифрового интегратора, введены два соединенных последовательно и включенных между входом устройства и входом делителя частоты блока сдвига и два триггера, выход каждого из которых соединен с разрещающим входом одного из блоков сдвига, причем счетный вход первого триггера соединен с выходом делителя частоты и вь1ходной щиной устройства, вход установки в нуль - с выходом старщего разряда регистра подынтегральной функции, а счетный вход второго триггера подключен к выходу сумматора цифрового интегратора. На чертеже приведена структурная электрическая схема предлагаемого устройства для деления частоты повторения импульсов. Устройство содержит соединенные последовательно два блока 1 и 2 сдвига, делитель 3 частоты, цифровой интегратор 4, состоящий из сумматора 5 и регистра 6 подынтегральной функции. Причем выходная щина подключена к выходу делителя 3 частоты .и ко входу сумматора 5 цифрового интегратора 4, к которой подключен также счетный вход первого триггера 7, вход установки в нуль которого подключен к старщему разряду регистра 6 подынтегральной функции. Причем выходная шина подключена к выходу делителя 3 частоты и ко входу сумматора 5 цифрового интегратора 4, к которой подключен также счетный вход первого триггера 7, вход установки в нуль которого подключен к старшему разряду регистра 6 подынтегральной функции цифрового интегратора 4. Счетный вход второго триггера 8 соединен с выходом сумматора 5 цифрового интегратора 4. Выходы каждого из триггеров 7 и 8 подсоединены к разрешающим входам одного из блоков 1 и 2 сдвига.

Устройство работает следующим образом, В регистр 6 подынтегральной функции цифрового интегратора 4 вводится код, соответствующий дробной части коэффициента деления, а коэффициент деления делителя 3 частоты устанавливают равным целой части коэффициента деления. Работа устройства разбивается на два режима: первый, когда дробная часть коэффициента деления меньше 6,5, и второй - больше или равна 0,5. При работе в первом режиме блок 1 сдвига работает в качестве повторителя входной последовательности. Управление этим блоком осуществляется через триггер 7 от старщего разряда регистра 6 подынтегральной функции. Если дробная часть коэффициента деления меньще 0,5, -в старщем разряде регистра подынтегральной функции записан логический «О, который, поступая

на вход обнуления триггера 7, запрещает его работу в счетном режиме.

Импульсная последовательность, подлежащая делению, подается через блок 1 сдвига и блок 2 сдвига, который в исходном

состоянии работает так же, как повторитель. Каждый импульс, поступающий с выхода делителя 3 частоты на вход прирац1ения независимой переменной цифрового интегратора 4, управляет суммированием содержимого регистра 6 подынтегральной функции с остатком от предыдущего суммирования, находящегося в сумматоре 5.

Импульс приращения интеграла, поступая на триггер 8, изменяет eiro состояние, что в свою очередь вызывает сдвиг входной

последовательности на 180°.

Тем самым достигается деление на число N + 4-. Таким образом, деление происходит на N и N + , т. е. выходные импульсы расставлены равномерно.

В втором режиме (когда дробная часть

коэффициента деления больше 0,5) в старшем разряде регистра 6 - логическая «1, которая разрешает переключение триггера 7. Сдвиг в блоке 1 происходит по каждому выходному импульсу делителя 3. Блок 2

5 сдвига работает как и в первом режиме. Таким образом, в этом режиме деление происходит на N + - и N + 1, т. е. неравномерность следования выходных импульсов составляет 0,5 периода входной частоты, и, следовательно,- уровень модуляции выходного сигнала уменьшается вдвое.

Технический эффект от использов,ания предлагаемого устройства заключается в повыщении равномерности следования выходных импульсов, что, в свою очередь, приводит к уменьшению вдвое уровня побочных спектральных составляющих выходного сигнала.

При использовании такого делителя в качестве формирователя гетеродинной частоты приемника увеличивается его помехоустойчивость.

Формула изобретения

Устройство для деления частоты повторения импульсов, содержащее цифровой интегратор, состоящий из регистра подынтегральной функции и сумматора, инфор5Q мационные входы которого соединены с информационными выходами, регистра подынтегральной функции, и делитель частоты, выход которого подключен ко входу приращения независимой переменной цифрового интегратора, отличающееся тем, что, с целью

55 повышения равномерности следования выходных импульсов, в него введены два соединенных последовательно и включенных между входом устройства и входом делителя

частоты блока сдвига и два триггера, выход каждого из которых соединен с разрешающим входом одного из блоков сдвига, причем счетный вход первого триггера соединен с выходом делителя частоты и выходной шиной устройства, вход установки в нуль - с выходом старшего разряда регистра подынтегральной функции, а счетный вход второго триггера подключен к выходу сумматора цифрового интегратора.

Источники информации, принятые во внимание при экспертизе

2.Авторское свидетельство СССР № 372700, кл. Н 03 К 23/00, 1970.