Асинхронное устройство управления Советский патент 1981 года по МПК G06F9/22 

1

Изобретение относится к вычисли|тельной технике и может найти применение при построении устройств управления ЦВМ.

Известны устройства асинхронного управления операциями ЦВМ, содержащие схемы управления операциями, элемент ИЛИ, входы которого подключены к выходам схем управления операциями, входы которых подключены к выходам элементов И, одни входы которых подключены к выходу элемента ИЛИ, а другие к выходам дешифратора кода операций 1 .

Недостатком этих устройств является большое количество оборудования необходимого для их реализации (требуется отдельный регистр управления для каждой команды ЦВМ).

Наиболее близким к предлагаемому по технической сущности и достигаемому результату является блок микрокоманд асинхронных ЦВМ, содержащий дешифратор операций, управляющие линейки (сдвиговые регистры управления) вентили, элементы ИЛИ и выходные собирательные схеьол (схема выработки микроопераций), выходы которых являются выходами блока, а входы соединены с выходами управляющих линеек, выходы финишных сигналов управляющих линеек через первый элемент ИЛИ, вентиль и другой элемент ИЛИ подключен ко входу нулевой управляющей линейки, шина выходного сигнала которой подключена к одним входам вентилей, другие входы которых подклочены к выходам дешифратора операций, а выходы вентилей.соединены со входами управляющих линеек f2.

Однако в этом устройстве для реализации каждой команды необходима отдельная упр.авлякнцая линейка, что требует большого количества оборудования при построении устройства управления ЦВМ, система команд которой насчитывает десятки команд. Цель изобретения - расширение области применения устройства за счет возможности работы его с различными форматами команд. Поставленная цель достигается тем что в устройство, содержащее дешифратор кода операций, сдвиговый регистр управления и шифратор микроопераций, группа выходов которого является группой выходов устройства, первая входов соединена с группой выходов сдвигового регистра управления, введены блок задания реKj-jMOB, блок триггеров кодов операций выходы которого соединены со второй группой входов шифратора микроопераций, тактовый вход которого соединен с тактовым входом устройства и с тактовым входом блока задания режимов, кодовььй вход которого соединен с информационным входом устройства и с группой входов дешифратора; кодов опе раций, группа выходов которого соеди нена с группой входов блока триггеров кодо.в операций, стробирующий вхо которого соединен со стробирующим вы ходом шифратора микроопераций, управляющий выход которого соединен с пе вьм управляю1цим входом сдвигового ре гистра управления и с управляющим входом блока задания режимов, первый управляющий выход которого соединен со вторым управляющим входом сдвигового регистра управления, синхронизирузощий вход которого соединен с синхронизирующим выходом шифратора микрооперащ-ш, первый и второй управляющие входы которого соединены соответственно с запросным и вторым управляющим выходами блока задания режимов, при этом третий управляющий вход шифратора микроопераций соедине с управляющим входом устройства, выход обращения шифратора микроопераций соединен с выходом устройства, информационный выход блока задания режимов соединен, с. группой выходов устройства. Кроме того, блок задания режимов содержит дешифратор, три элемента ИЛИ, четыре элемента И, первьш и вто рой сдвиговые регистры, триггер, при чем первый выход дешифратора соединен с первым входом первого элемента И второй выход дешифратора соединен с. первьм входом второго элемента И, третий выход дешифратора соединен с первым входом третьего элемента И,, четвертый выход дешифратора соединен С первым входом четвертого элемента И, вторые входы элементов И с первого по четвертый соединены между собой, с управляющим входом блока и с первым входом первого элемента ИЛИ, выход первого элемента И соединен с первым входом второго элемента ИЛИ, выход второго элемента И соединен с единичным входом триггера, выход третьего элемента И соединен с информационным входом первого сдвигового регистра, выход четвертого элемента И соединен с информационным входом второго сдвигового регистра, тактовые входы триггера и первого и второго сдвигового регистров соединены с тактовым входом блока, единичный выход триггера соединен со вторым входом первого элемента ИЛИ, со вторым входом второго элемента ИЛИ и с первым входом третьего элемента ИЛИ, выход первого разряда первого сдвигового регистра соединен с третьим входом первого элемента ШШ и со вторым входом третьего элемента ИЛИ, выход второго разряда первого сдвигового регистра соединен с третьим входом второго элемента ИЛИ и с третьим входом третьего элемента ИЛИ, выход первого разряда второго сдвигового регистра соединен с четвертым входом первого элемента ИЛИ и с четвертым входом третьего.элемента ИЛИ, выход второго разряда второго сдвигового регистра соединен с запросным выходом блока, выход третьего разряда второго сдвигового регистра соединен с четвертым входом второго элемента ИЛИ с пятым входом третьего элемента ИЛИ, выход первого элемента ИЛИ соединен с информационным выходом блока, выход второго элемента ИЛИ соединен с первым управляющим выходом блока, выход третьего элемента ИЛИ соединен со вторым управляющим выходом блока. На фиг. 1 представлена блок-схема асинхронного устройства управления; на фиг. 2 - структурная схема блока задания режимов. Асинхронное устройство управления содержит блок 1 задания режимов, шифратор 2 выработки микроопераций, сдвиговый регистр 3 управления,блок 4 триггеров кодов операций, дешифратор 5 кодов операций, информационный вход 6, тактовый вход 7, группу выходов 8, управляющий вход 9, выход 10, дешифратор П блока задания режимов.

первый сдвиговый регистр 12, второй сдвиговый регистр 13, триггер 14, элементы И 15-18, элементы ИЛИ 19-21

Асинхронное устройство управления работает следующим образом.

В последнем цикле выполнения каждой команды на управляющем выходе шифратора 2 вырабатывается сигнал Конец команды (КК). Команды, в которых сигнал КК должен вырабатьшаться в цикле, определяемом сигналом в последнем разряде сдвигового регистра 3 управления не участвуют в выработке сигнала КК, который в этом случае вырабатьшается только сигналом с последнего разряда сдвигового регистра 3 управления, поступающим на вход первой группы входов щифратора 2.

Сигнал КК с управляющего выхода шифратора 2 поступает на управляющий вход блока 1, а с информационного выхода этого блока - на группу выходов 8, с выхода обращений иифратора 2 этот сигнал поступает на выход 10 устройства и обеспечивает выборку командного слова из памяти, которое с информационного входа 6 поступает на дешифратор 5 кода операции и дешифратор 11 в блоке I режимов. На дешифратор 5 кода операции поступает поле кода операции, при этом только на выходе дешифратора 5 кода операции, соответствующем данной команде, появляется сигнал и поступает на вход соответствующего тригера кода операции в блоке 4 триггеров кодов операций. На дешифратор II подается двухразрядное поле признака адресации, при этом, при коде 00 соответствующем, режиму регистр-регистр (RR),сигнал вырабатывается на первом выходе дешифратора 11 и поступает на первый вход элемента И 15, при коде 11, соответствующем режиму регистр-операнд (1), сигнал вырабатьшается на втором выходе дешифратора 1I и поступает на первый вход элемента И 16, при коде 01, соответствующем режиму регистр-память без индексации ( PXJ , сигнал вырабатывается на третьем выходе дешифратора 11 и поступает на первый вход элемента И 17, а при коде 10, соответствующем, режиму регистр-память с индексацией (Р), сигнал вырабатывается на четвертом выходе дешифратора 11 и поступает на первый вход элемента И 18. Но вторым входам

элементы И 15-18 открываются сигналом КК. В конце выполнения описанного цикла на вход 7 тактовой частоты поступает импульс, который поступает

на синхронизирующие входы сдвиговых iрегистров 12 и 13, триггера 14, на тактовый вход шифратора 2, а со стробирующего выхода этого блока на тактовые входы триггеров блока 4 и на

синхронизирующий вход сдвигового регистра 3 с синхронизирующего выхода шифратора 2. По окончании данного импульса сигнал появляется на выходе только того триггера кода операции,

на входе которого был сигнал. Крометого, если очередная команда выполняется в режиме ВВ, то сигнал с выхода элемента И 15 через элемент ШШ 20 поступает на первый управляющий выход блока 1, ас этого выхода на первый вход сдвигового регистра 3 управления и записывается в его первый разряд, так как в остальные разряды запись блокируется наличием на его

первом входе сигнала КК. Аналогично, если очередная команда выполняется в режимах 83, 8Х, или 8X2, то включается соответственно триггер 14, первый разряд сдвигового регистра 12

или первый разряд сдвигового регистра 13. В режиме FP выдача микроопераций дпя выполнения команд производится следующим образом. В первом цикле производится выдача микро-

операций, для которых происходит совпадение сигналов в шифраторе 2 с первой и второй групп входов. По окончании машинного цикла импульсом с входа 7 тактовой частоты производится сдвиг единицы в следующий разряд сдвигового регистра 3 управления, затем происходит следующий машинный цикл и так до появления сигнала КК. Если же выполняется стандартный цикл

какой-либо длинной команды, например для команд сдвига сдвиг должен выполняться заданное в команде число раз, которое подсчитывается в арифметическом устройстве, которое и выдает сигнал признака окончания сдвига, то в данном цикле соответствующей команды на синхронизирующем выходе шифратора 2 сигнал не вырабатывается и на третий вход сдвигового регистра 3 управления поступает сиг- , нал запрещающий продвижение единицы в следующий разряд сдвигового регистра 3 и данный цикл повторяется до тех пор, пока сигнал с управляющего входа 9 не выработает на синхронизирующем выходе шифратора 2 разрешающий сигнал и не разрешит продвижение единицы в следующий разряд регистра 3..Далее в конце выполнения команды вЬфабатьшается сигнал КК и описанный процесс повторяется. Если очередная: команда выполняется в режиме ДЗ, то сдвиговый регистр 3 управления не включается, а включается триггер 1А. Сигнал с выхода триггера 14 поступает, во-первых, через элемент ИЛИ 19 на группу выходов 8 устройства в качестве, микрооперации казьшающей на выборку из памяти one ранда О, являющегося частью командного слова,, во-вторых, через элемент ИЛИ 20 на вход сдвигового регистра 3 управления и, в-третьих, через элемент Ш1И 21 и через шифратор 2 на выход 10 устройствав качестве сигнала обращения. По окончании этого цикла, после выборки из памяти операнда D , включается первый разряд сдвиговогр регистра 3 управления и начинается собственно выполнение самой команды. Если очередная команда выполняется в режиме ВХ, когда смещение является исполнительным адресом, то по окончанию цикла, в котором появля ется сигнал.КК, включается помимо соответствующего триггера кода операции только первый разряд сдвигово го регистра 12, сигнал с выхода кото рого поступает, во-первых, через эле мент ИЛИ 15 на группу выходов 8 устройства в качестве микрооперации, указьшающей на выборку из памяти см щения, являющегося частью командного слова и, во-вторых, через элемент ИЛИ 21 в шифратор 2, а из шифратора 2 на выход 10 в качестве сигнала обращения . После выборки из памяти исполнительного адреса (смещения) единичный сигнал из первого разряда сдвигового регистра 12 сдвигается в его.второй разряд,из которого он поступает, во-первых, через элемент ИЛИ 20 на первый вход сдвигового регистра 3 управления и, во-вторых, через элемент ИЛИ 21 на выход 10. В конце выполнения данного машинного цикла, после выборки операнда из памяти, включается первый разряд сдвигового регистра 3 управления и начикается выполнение самой команды. Если очередная команда выполняется в режиме HXg, когда смещение мо дифицируется, т. е. исполнительный II, адрес равен сумме смещения и индекса, то по окончанию цикла, в котором вырабатывается сигнал КК включается помимо соответствующего триггера кода операции только первый разряд сдвигового регистра 13. Сигнал с выхода первого разряда сдвигового регистра 13 подается, во-первых, через элемент ИЛИ 19 на группу выходов 8 устройства в качестве микрооперации, указьшающей на выборку из памяти смещения, являющегося частью командного слова и, во-вторых, через элемент ИЛИ 21 на выход 10 устройства. После выборки смещения единичный сигнал из первого разряда сдвигового регистра 13 сдвигется во второй разряд этого регистра, с которого он поступает на запросный выход блока 1, с этого выхода сигнал поступает на первый управляющий вход шифратора 2, а с информационного выхода шифратора 2 в группу выходов 8. После чего единичный сигнал из второго разряда сдвигового регистра 13 сдвигается в его третий разряд, откуда от поступает, во-первьгх, через элемент ИЛИ 20 на первый вход сдвигового регистра 3 и, во-вторых, через элемент ИЛИ 21 на выход 10 устройства. В конце выполнения данного цикла, после выборки операнда из памяти, включается первый разряд сдвигового регистра 3 управления и начинается выполнение самой команды. Применение изобретения позволяет расширить функциональные возможности устройства за счет возможности работы его с новыми форматами команд. Формула изобретения 1 . Асинхронное устройство управления, содержащее дешифратор кода операций, сдвиговый регистр управления и шифратор микроопераций, группа выходов которого является группой выходов устройства, первая группа входов соединена с группой выходов сдвигового регистра управления, отличающееся тем, что, с целью расширения области применения за счет возможности работы устройства с различными форматш ги команд, оно содержит блок задания режимов, блок триггеров кодов операций, группа выходов которого соединена со второй группой входов шифратора мик роопераций, тактовый вход которого соединен с тактовым входом устройства и с тактовым входом блока задания режимов, кодовый вход которого соединен с информационным входом устройства и с группой входов дешифратора кодов операций, группа выходов которого соединена с группой входов блока триггеров кодов операций, стро бирующий вход которого соединен со стробирующим выходом шифратора микро операций, управляющий выход которого соединен с управляющим входом сдвигового регистра управления и с управляющим входом блока задания режимов, первый управляющий выход которого соединен со вторым управляющим входом сдвигового регистра управления, синхронизирующий вход которого соединен с синхронизирующим выходом шифратора микроопераций, первый и второй управляющий входы которого соединены соответственно с запросньм и вторым управляющим выходами блока задания режимов, третий управляющий вход Щифратора микроопераций соединен с управляющим входом устройства, выход обращения шифратора, микроопераций соединен с выходом устройства, информационньй выход блока задания режимов соединен с группой выходов устройства. 2. Устройство по п. 1 о т л и чающееся тем, что блок задания режимов содержит дешифратор, три элемента ИЛИ, четьфе элемента И первый сдвиговый регистр, второй сдвиговый регистр, триггер, причем выходы дешифратора соединены с первыми входами соответственно с первого по четвертый элементов И, вторые входы элементов И с первого по четвертьй соединены между собой, с управляющим входом блока и с первы входом первого элемента ИЛИ, выход первого элемента И соединен с первы входом второго элемента ИЛИ, выход 1 10 второго элемента И соединен с единичным входом триггера, выход третьего элемента И соединен с информационным входом первого сдвигового регистра, выход четвертого элемента И соединен с информационным входом второго сдвигового регистра, тактовые входы триггера, первого и второго сдвигового регистров соединены с тактовым входом блока, единичный выход триггера соединен со вторым входом первого элемента ИЛИ, со вторым входом второго элемента ИЛИ и с первым входом третьего элемента ИЛИ, выход первого рязрада первого сдвигового регистра соединен с третьим входом первого элемента ИЛИ и со вторьм входом третьего элемента ИЛИ, выход второго разряда первого сдвигового регистра соединен с третьим входом второго элемента ИЛИ и с третьими входом третьего элемента ИЛИ, выход первого разряда второго сдвигового регистра соединен с четвертым входом первого элемента ИЛИ и с четвертым входом третьего элемента ИЛИ, выход второго разряда второго сдвигового регистра соединен с запросным выходом блока, выход третьего разряда второго сдвигового регистра соединен с четвертьм входом второго элемента ШШ и с пятым входом третьего элемента ИЛИ, выход первого элемента ИЛИ соединен с информационным выходом блока, выход второго элемента ИЛИ соединен с первым управляющим выходом блока, выход третьего элемента ШШ соединен со вторым управляющим выходом блока. Источники информации, , принятые во внимание при экспертизе 1.Папернов А.А. Логические основы цифровых машин и программирования М., Наука, 1968, с. 230, рис. . 2.Дроздов Е.А. Комарницкий В.А, и Пятибратов А.П. Многопрограммные цифровые вычислительные машины. М,, Воениздат, 1974, с. 294, рис. 9г13 (прототип).

- I-

Ul.