ЗАПОМИНАНМЦЕЕ УСТРОЙСТВО С БЛОШРОВКОЙ НЕИСПРАВНЫХ ЯЧЕЕК ПАМЯТИ Советский патент 1981 года по МПК G11C29/00 

Изобретение относится к запоминающим устройствам (ЗУ). Известны ЗУ с блокировкой неиспра вных ячеек памяти Dl В одном из известных устройств реализована замена отказавших ячеек памяти (ЯП) основного накопителя ис правными ЯП из дополнительного накопителя р. Недостатком этого устройства являются большие аппаратурные затраты Из известных устройств наиболее. близким техничес1 :им решением к изобретению является ЗУ, содержащее регистр адреса, основной накопитель, .первый и второй дополнительные накопители, работающие при считывании параллельно с основным накопителем. Первый дополнительный накопитель содержит резервные ЯП, заменякицие отказавшие ЯП основного накопителя. Во втором дополнительном накопителе запоминаются коды неисправных адресов основного накопителя. Замена информации отказавших ЯП информацией из резервных ЯП производится выходным селектором, входы которого соединены с информационными выходами основного и первого дополнительного . накопителей, а его управление производится сигналом от дополнительного накопителя, возникающим при совпаде НИИ поступающего в ЗУ кода адреса с одним из хранимых во втором дополнительном накопителе кодов неисправных адресов 2 . Недостатком этого устройства является большое время считывания из ЗУ, организованного таким образом, что из.основного накопителя в соответствии со старщими разрядами кода адреса производится выборка одновременно нескольких слов, из которь1х затем блок выборки одного слова, управляемый поступающими позднее {часто позже выборки слов из основного накопителя) младшими разрядами к.ода адреса, проЪу скает на выход ЗУ одно слово. Увеличение времени считывания ЗУ с блокировкой в котором младшие разряды приходят позже остальных, происходит из-за необходимости срав нения всех разрядов поступающего в ЗУ кода адреса с хранимыми во вто ром дополнительном накопителе кодам неисправных адресов. В случав, если мпадшие разряды кода адреса приходя позже выборки слов из основного накопителя, то потребуется значительное время, прежде чем проанализирую то, является ли пришедший адрес не исправным, после чего выдается сигн чтения из основного или первого дополнительного накопителя ,и нужная информация поступает на выход. Цель изобретения - повьппение быс тродействия ЗУ с блокировкой неиспр ных ЯП, когда часть разрядов кода адреса поступает в ЗУ позже остальных и осуществляет на выходе устройства выборку одного из нескольких одновременно считанных из основного накопителя слов. Поставленная цель достигается тем, что запоминающее устройство с блокировкой.неисправных ячеек памяти, содержащее основной и дополнительные накопители, регистр адреса, схему сравнения, коммутаторы и блок выборки информации, причем один из выходов регистра адреса подключен ко входам основного и первого дополнительного накопителей и к первым входам схемы сравнения и второго дополнительного накопителяJ другой выход регистра адреса соединен со вторым входом второго дополнительного накопителя и одним из входов блока выборки информации, первый входы коммутаторов подключены к выходам основного накопителя, вторые - к выходу первого дополнительного накопителя, первый выход второго дополнительного накопителя соединен со вторым входом схемы сравнения,, введен дешифратор кода заменяемого числа, один вход которого подключен ко второму выходу второго дополнительного накопителя, другой. к выходу схемы сравнения, а выходы соединены с третьими входами коммутаторов, выходы которых подключены ко входам блока выборки информации, На чертеже изображена структурная схема предлагаемого ЗУ. Устройство содержит регистр 1 адреса, основной накопитель 2, пер53 и второй 4 дополнительные накопители, схему 5 сравнения, коммутаторы 6, блок 7 выборки информации и дешифратор 8 кода заменяемого числа. Первый и второй входы схемы сравнения подключены соответственно к одному из выходов регистра 1 и первому вьпсоду накопителя 4, .второй выход которого соединен с первым входом дешифратора 8, второй вход которого подключен к выходу схемы 5 сравнения. Первые, вторые и третьи входы коммутаторов 6 подключены соответственно к выходам накопителя 2, вьпсоду накопителя 3 и выходам дешифратора В. Накопитель 2 имеет выходы 9 -9ц. Устройство работает следзтощим образом. При считывании поступающий на регистр 1 по входу 10 код адреса содержит две группы разрядов: А старших разрядов, поступающих на регистр 1одновременно, и В младших разрядов, поступающих значительно позже разрядов А.. . Разряды А поступают на накопитель 2и выбирают на его выход одновременно слов по R разрядов. В случае: исправной работы накопителя 2 все К слов передаются через коммутаторы 6 на блок 7f который под управлением пришедших позже В младших разрядов вьщает на выходе 1I одно из считанных из.накопителей 2 слов, длиной R разрядов, которое после проверки блоком контроля (не показан) передается на обработку. Если в вьщаваемом на выходе 11 слове обнаружена ошибка, вызванная отказом ячейки памяти накопителя 2, то правильная информация этого слова записывается в накопитель 3, а все разряда его кода адреса фиксируются в накопителе 4. В дальнейшем при считывании из ЗУ по.какому-либо адресу, в соответствии с кодом разрядов А происходит параллельная- выборка К слов из накопителя 2, одного слова из накопителя 3 и кода неисправного адреса из накопителя 4. Схема 5 сравнения производит сравнение только разрядов А , т.е. не ожидает прихода оставшихся В разрядов. В случае совпадения А разрядов, поступивших при считывании на регистр 1, с А разряда- ми, хранимыми в накопителе 4, схема

5сравнения выдает сигнал включения на дешифратор 8,

Одновременно с этим на первый вход дешифратора 8 из накопителя 4 поступает записанная ранее информация В разрядов неисправного адреса На одном из выходов дешифратора 8 , возникает сигнал, по которому соответствующий коммутатор 6 пропускает вместо, слова, считанного из накопителя 2, слово из дополнительного накопителя 3, а остальные коммутаторы

6пропускают на входы блока 7 информацию из накопителя 2. Если затем

на блок 7 от регистра 1 поступают разряды В, совпадающие со считанными из накопителя 4, то на вькоде 11 будет выдано слово из дополнительного накопителя 3. Если разряды В на регистре 1 и считанные из накопителя 4 не совпадают, на выходе 1I будет выдано соответствующее слово из накопителя 2.

Таким образом, неожидая анализа поступающих в ЗУ позже разрядов В кода адреса, осуществляется блокировка неисправных ЯП основного накопителя 3 и замена из на исправные т.е. повышается быстродействие устройства.

Формула изобретения

Запоминакядее устройство с блокировкой неисправных ЛН памяти,

f

держащее основной к дополнительные накопители, регистр адреса, схему сравнения, коммутаторы и блок выборки информации, причем один из выходов регистра адреса подключен ко входам основного и первого дополнительного накопителей и к первым входам схемы сравнения и второго дополнительного накопителя, другой выход регистра адреса соединен со вторым входом второго -дополнительного накопителя и одним из входов блока выборки информации, первые входы коммутаторов подключе{ш к выходам основного накопителя, вторые-к выходу первого дополнительного накопителя, первый выход второго дополнительного накопителя соединен со вторым входом схемы сравнения, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит дешифратор кода заменяемого числа, одаш вход которого .подключен ко второму выходу второго дополнительного накопителя, другойк выходу схемы сравнения, а выходы соеда1нены с третьими входами коммутаторов, выходы которых подключены ко входам блока выборки информации.

Источники информации, принятые во внимание при экспертизе

1.Патент США .3748653, кл. 340173, опублик. 1973.

2.Патент Франции ff 2312837, кл. G II С 11/00, опублик. 1977 (прототип).