Цифровой интегратор Советский патент 1981 года по МПК G06J1/02 

(54)ЦИФРОВОЙ ИНТЕГРАТОР и второго элементов И-ИЛИ соединены с первым выходом опорного делителя частоты, вход которого является входом приращения аргумента подынтеграл ной функции интегратора, второй выход опорного делителя .частоты соединен с установочным входом регистра, выход второго элемента И-ИЛИ соеди-. ней со входом счетчика,выход которого соединен с первым входом сумматора-вычитателя частотных потоков, второй вход которого соединен с выходом первого элемента И-ИЛИ, выход М-го разряда регистра подынте ральной функции соединен с третьим , входом сумматора-вьгчитателя частотны потоков, четвертый вход которого объ единен со знаковым входом регистра подынтегральной функции, выход сумма тора-вычитателя частотных потоков яв ляется выходом интегратора. На чертеже представлена блок-схема цифрового интегратора. Цифровой интегратор содержит {2Иразрядный) регистр 1 подынтегральной функции, опорный делитель 2 частоты, регистр 3, два элемента И-ИЛИ 4 и 5 счетчик 6, сумматор-вычитатель 7 частотных потоков. Устройство работает следующим образом. Перед началом работы опорный делитель 2 частоты устанавливается в О. В счетчике 6 перед начало работы может быть записано любое число .но максимальная точность обеспечивается при установке в 1 старшего разряда счетчика 6. Содержимое регистра 1 подынтегральной функции через Т-2 тактов переписывается в регистр 3, при этом интеграторобрабатывает ступенчатую функцию у (t), образующуюся в регистре 3, а не функ цию у (t), образующуюся в регистре подыинтегральной функции. Интеграл функции (t) формируется элементами И-ИЛИ 4 и 5, опорным делителем 2 частоты и счетчиком 6, причем формируется С высокой точностью, так как на каждом интервале Т обрабатывает-, ся постоянное число. Интеграл функции y(t) отличается от интеграла функции 7 (t) на величину площади криволинейных треугольников, заключенных между функциями у (t) и У (t). Считая функцию у (t) на интервала времени Т линейной, вычислим величи94у этой площади как сумму площадей реугольников: (KT))-(0)T+b(2T)-(T)T4... - v(KT)-vaK-i))-v(o)T К 1, 2, 3... Подставляя , получаем приближенное равенство S(-b)(-t)-NfO l Т-периоА. bit; j. .-) Qn, (Т-период функции у (t) которое в моменты времени t КТ прекращается в строгое равенство. Исходя из этого, каждый следующий квант приращения интеграла, обусловленный площадью криволинейных треугольНИКОВ, должен появляться при каждом изменении функции у (t) на Этот поток приращений можно снимать свыхода импульса переноса У) -го разряда регистра подынтегральной функции. При возрастании функции у (-fc) этот поток приращений нужно складывать с интегралом функции (-fc), а при убывании у (t) - вычитать из интеграла функции у (t). Поэтому при положительном знаке приращения подынтегральной функции сумматор-вычитатель частотных потоков 7 производит сложение сигналов переноса с И-го разряда регистра подынтегральной функции,а при отрицательном вычитание. Поскольку погрешность линеаризации криволинейных треугольников, заключенных между функциями у (t) н у (t), невелика, погрешность работы предлагаемого интегратора можно оценить как сумму Ewic,.78+0,334rr«2. Таким образом, предлагаемое изобретение позволяет значительно повысить точность интегрирования при знакопеременном входном сигнале. Формула изобретенияЦифровой интегратор, содержащий регистр подынтегральной функции, опорный делитель частоты, два элемента И-ИЛИ, счетчик, отличающийс я тем, что, с целью повьшгения точности вычислений, в него введены

регистр и сумматор-вычитатель частотных потоков, причем первый вход регистра подынтегральнойй функции является входом интегратора, группа выходов регистра подынтегральной функции соединена со входами регистра, выход старших разрядов которого соединен с первым входом первого элемента И-ИЛИ, -выход младших разрядов регистра соединен с первым входом второго элемента И-ИЛИ соответственно, вторые входы первого и второго элементов И-ИЛИ соединены с -первым выходом опорного делителя частоты,вход которого является входом приращения аргумента подынтегральной функции интегратора, второй выход опорного делителя частоты соединен с установочным входом регистра, выход второго элемента И-ИЛИ соединен со входом счетчика, выход которого соединен с пё.рвым входом сумматора-вычитатеfi

2п

п

ля частотных потоков, второй вход которого соединен с выходом первого элемента И-ИЛИ, выход И-го разряда регистра подынтегральной функции соединен с третьим входом сумматора-вычитателя частотных потоков, четвертый вход которого объединен со знаковым входом регистра подынтегральной функции, выход сумматора-вычитателя частотных потоков является выходом интегратора.

Источники информации, принятые во внимание при экспертизе

. Авторское свидетельство СССР № 388277, кл. & 06 J -1/02, 1973.

2. Данчеев В. П. О возможности распараллеливания структуры цифрового частотного интегратора - Материалы Ш Всесоюзной конференции Однородные вычислительные системы и среды Таганрог, 1972.

Зман &

5