Запоминающее устройство Советский патент 1981 года по МПК G11C11/00 

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам динамического типа с периодической регенерацией информации . Известно запоминакядее устройство, содержащее накопитель, блок адресации и блок управления fl . Недостатком этого устройства являются узкие функциональные возможности Наиболее близким по технической сущности к предлагаемому является запоминающее устройство, содержащее накопитель, блок управления, формирователь и адресный блок 2. Недостатком известного устройства являются его ограниченные функциональ ные возможности, выражающиеся в том, что они не позволяют оперировать, с частями информационного слова. Цель изобретения - расширение функ циональных возможностей запоминающего устройства за счет введения возможности работы с частями информа ционного слова. Поставленная цель достигается тем, что в запоминающее устройство, содержащее блок управления, управляющие входы и управлякнций выход которого являются соответственно управляющими входами и управляющим выходом устройства, формирователь, адресные входы которого подключены к входам адресного блока и являются адресными В ходами устройства, а его управляющие входы подключены к соответствующим выходам блока управления, накопитель, адресные входы которого подключены к выходам адресного блока и. являются адресными входами устройства, управляющие входы накопителя подключены к выходам формирователя, а его информационные входы являются информационными входами устройства, введены дополнительные управляющие входы накопителя, подключешЕые к дополнительным выходам формирователя.

Кроме того, блок управления устройства содержит дополнительный формирователь, выходы которого являются выходами блока управления, первый тригер, первый выход которого подключен к первому входу дополнительного формирователя и является соответствующим выходом блока управления, второй триггер, первый выход которого п одключен ко второму входу дополнительного формирователя , а первый вход - к соответствующему выходу дополнительного формирователя, первый и второй элементы И, выходы которьк подключены соответственно к первому входу первого триггера и к т;ретьему входу дополнительного формирователя, первый элемент И-ИЕ, выход которого подключен к первым входам первого и второго элементов И, а его первый вход подключен ко второму входу первого триггера и является соответствующим управляющим входом блока управления, третий триггер, выход которого под1спючен ко второму входу первого элемента И-НЕ, и второй элемент И-НЕ, выход которого подключен ко входу третьего триггера, первый вход - ко второму выходу второго триггера, а второй вход второго элемента И-НЕ подключен ко второму выходу первого триггера и является соответствующим выходом блока управления, второй вход первого элемента И подключен к первому выходу второго триггера, а второй вход второго элемента И и четвертый вход дополнительного формирователя являются соответствующим управляющими входами блока управления.

На фиг. 1 приведена блок-схема предлагаемого устройства; на фиг. 2функциональная схема блока управления; на фиг. 3 - функциональная схема блока памяти.

Запоминающее устройство содержит (фиг. 1) блок 1 управления, формирователь 2, накопитель 3 и адресньй бло 4, управляющий вход 5 Вызов, управляющий вход 6 Запись-Чтение,- управляющий выход 7 Ответ, выход 8 Запись, выход 9 Чтение, выход, 10 Обращение, выход 11 Регенерация, управляющий вход 12 Младшая тетрада управляющий вход 13 Старшая тетрада управляющий вход 14 Младший/старший байт, адресные входы 15 формирователя, выходы формирователя 16 Выбор кристалла выходы формирователя 17

Запись третрады, выходы формирователя 18 Считьшание байта, информационные входы - выходы 19 накопителя, адресные входы 20 накопителя, адресные входы 21 устройства, адресные входы 22 адресного блока, выходы 23 адресного блока.

Блок управления содержит {фиг. 2) дополнительный формирователь 24, первый триггер 25 режима работы, второй триггер 26 (сброса), третий триггер 27 (регенерации), первьй 28 и второй 29 элементы И, первый 30 и второй 31 элементы И-НЕ, первый тактовый вход 32, первый 33, второй 34 и третий 35 входы дополнительного формирователя, выход 36 дополнительного формирователя, второй 37 и третий 38 тактовые входы.

Накопитель содержит (фиг. З) элементы 39-46 памяти, элементы И 47-50 вход 51 Выбор 1 кристалла, вход 52 Выбор 2 кристалла, вход 53 Считывание 1 байта, вход 54 Счибайта, вход 55 Запись 1

тывание 2 ,

вход 56

тетрады

Запись 2

тетрады

вход 57 Запись 3 тетрады .11 вход 58 Запись 4 тетрады.

Устройство работает следующим образом.

Блок 1 управления срабатывает при поступлении на его управляющий вход 5 сигнала Вызов по шине вызова и при наличии на управляющем входе 6 одного из состояний ЗаписьЧтение, которое поступает по шине записи-чтения. Блок 1 управления обеспечивает управление работой остальных блоков запоминающего устройства и согласование режима регенерации информации в накопителе 3 с работой последнего при записи или считывании информации. Блок 1 управления вырабатывает сигнал Ответ по

управляющему выходу 7, которьш пос.тупает на шину ответа, команды Запись или Ч тение которые с выходов 8 или 9 соответственно поступают в формирователь и команды Обращение

пр выходу 10 или Регенерация по выходу П.

Формирователь 2 обеспечивает непосредственное управление работой накопителя 3 и выбор формата слова.

На выходы формирователя 2 поступают команды Обращение или Регенерация с выходов блока 1 управления 10 и И, сигналы Младшая тетрада иа управляющий вход 12, Старшая тетрада - на управляющий вход 13 и Младший/старший байт - на управляющий вход 14. Часть разрядов адреса поступает на адресные входы 15. Данный блок формирует три группы сигналов, которые поступают в накопитель 3 с выходов 16 - сигналы Выбор кристалла, 17 - сигнал Запись тетрады и 18 - сигналы Сч тьшание байта. Обмен информацией производится через информационные входы-выходы 19, которые являются магистралью ввода-вывода информации в устройство. Накопитель 3 обеспечивает хране ние информации, адрес которой посту пает на его адресные входы 20. Адресный блок 4 обеспечивает изменение текущего адреса регенерации и коммутацию части адресных шин в режимах обращения или регенерации. Адресные шины 21 предлагаемого устройства подсоединены так, что из оди надцати разрядов .пять младших соединены с адресными входами 22 адресн го блока 4. Старшие разряды адреса соединены с группой адресных входов 15 формирователя (в рассматриваемом случае только один старший разряд I1 разряд адреса). Остальные разряды адреса - (с 6 по 10) соединены с адресными входами 20 накопителя 3, причем; младшие разряды (1-5) поступа ют ца входы 20 с выходов 23 адресного блока 4. Таким образом, на адресные входы 20 поступают десять разрядов адреса: пять - с выходов 23 (разряды 1-5) и пять - непосредственно с адресных входов 21 (разряды 6-10). Кроме того, в адресный блок 4 поступают команды Обращение с выхода 10 и Регенерация с выхода 11 блока 1 управления. Блок 1 управле1шя обеспечивает фор мирование соответствующих управляющих сигналов в режиме обращения центрального процессора к запоминающему устройству (по шинам вызова и записичтения) и в режиме регенерации одной строки полупроводниковых элементов накопителя 3. При поступлении сигнала Вызов (переход в состояние логического иуля) на выходе элемента 30 И-НЕ формируется сигнал логической единицы. Этот сигнал поступает на вход элемента 28 И, на выходе которого при 996 этом образуется сигнал, поступающий на тактов1 1Й вход первого триггера 25 режима работы, на D-вход которого поступает логический нуль со входа 5 (инверсия сигнала Вызов), в результате этого последний устанавливается в состоние О. Сигнал с выхода элементов 30 И-НЕ поступает также на один из входов элемента 29 И, на второй вход которого с первого тактового входа 32 подаются тактовые импульсы с частотой f (около 6 мГц), которые в результате этого поступают с выхода элемента 29 И на третий вход 35 дополнительного формирователя 24. В последний поступают сигналы Обращение с инверсного выхода первого триггера 25 рехсиме работы на первый вход 33 и состояния Запись-Чтение на четвертый вход 6 (с шины записьчтение) . Кроме того, сигнал Обращение поступает на выход 10 блока 1 управления (в виде логической единицы) . Структура и временная диаграмма работы формирователя 24 зависят от конкретного исполнения накопителя и его временной диаграммы и не является принципиальными для предлагаемого устройства. В зависимости от состояния входа 6 формирователь 24 формирует команды Запись на выходе 8 или Чтение на выходе -9. По окончании цикла работы накопителя 3 сигнал на выходе 36 формирователя 24 переходит в состояние логического нуля . Поскольку этот сигнал поступает на D-вход второго триггера 26 сброса, на С-вход которого поступает инверсия тактовых импульсов с частотой f, то этот триггер устанавливается в состояние О, При этом сигнал с прямого выхода триггера 26 сброса поступает на вход 34 формирователя 24, в котором по этому сигналу осуществляется приведение всех элементов в исходное состояние Сброс и формирование сигнала Ответ, который с выхода 7 по тупает на шину отвата (сигнал переходит в состояние логического нуля). Получив этот сигнал, центральный процессор снимает сигнал Вызов и на входе 5 устанавливается исходное состояние (логическая единица). При переходе элементов формирователя 24 в исходное состояние (при сбросе) сигнал на его выходе 36 переходит в состояние логической единицы и по инверсному тактовому сигналу устанавливает в 1 триггер.; 26 сброса. Сигнал с прямого выхода последнего (логическая единица), поступает на вход 34 формирователя 24, вызьшая тем самым переход сигнала Ответ в состояние логической единицы, и поступает на вход элемента 28 И, не вызьюая изменения на.его вы ходе,- т&к как на второй его вход пос тупает состояние логического нуля с выхода элемента 30 И-НЕ. При поступлении по шине 38 тактов импульсов с частотой f (около 20 кГ на С-вход триггера 27 регенерации, последний устанавливается в О, в результате этого на выходе элемента 30 И-НЕ образуется логическая единица. Этот сигнал поступает на вход элемента 29 И, разрешая прохождение через него импульсов с частото f , которые поступают на вход 35 фор шpoвaтeля 24. Кроме того, сигнал с выхода элемента 30 И-НЕ поступает на вход элемента 28 И, сигнал с выхода которого, поступая на С-вход триггер 25 режима работы, переводит последни в состояние 1. В результате, сигна Регенерация с прямого выхода триггера 25 режима работы поступает на выход 11 блока 1 управления (в виде логической единицы). В зависимости от конкретного исполтшния элементов памяти в накопителе 3 формирователь 24 обеспечивает формирование команд Запись или Чтение по шинам 8 или 9 соответственно. Далее схема срабатьшает аналогично описанному вьппе с той разницей, что сигнал Ответ на выходе 7 не формируется, а изменения состояния триггера 26 сброса через его инверсный выход поступает на вход элемента 31 И-ИЕ, на второй вход которого подается сиг нал Регенеращш (с прямого выхода триггера 25 режима работы). На выходе элемента 31 И-НЕ образуется импульс (в логического нуля), который вновь переводит триггер 27 регенерации в состояние 1 (исходное.состояние). Возможны случаи, когда сигнал Вы зов происходит во время выполнения регенерации или когда тактовый импульс с частотой fn , вызываю1ций реге нерацию, приходит в момент обращения к памяти, т.е. до формирования сигнала Ответ.

Работа блока 1 управления в этих случаях аналогична рассмотренной вьше, причем здесь регенерация переходит в обращение к памяти и наоборот. Это обеспечивается в этих случаях тем, что каждый цикл работы блока 1 управления заканчивается сначала перехоДом триггера 26 в состояние О, вызывая тем самым приведение в исходное состояние элементов формирователя 24 а затем - состояние 1 вызьшая тем самьм через элемент 28 И запись в триг-гер 25 очередного режима работы (обращения или регенерации) блока 1 управления. Особенностью схемного построения блока 1 управления является то, что оно обеспечивает независимость работы данного блока от частоты обращения к нему центрального процессора. Накопитель 3 (фиг. 3) работает следующим образом. В режиме обращение в накопитель 3 с выхода 16 поступает один из сигналов Выбор 1 кристалла на вход 51 или Выбор 2 кристалла на вход 52. При чтенрш в накопитель с выходов 13 поступает один из сигналов Считывание 1 байта на вход 53 или Считывание 2 байта на вход 54. При считывании 16-разрядных слова оба этих сигнала поступает одновременно. При записи в накопитель 3 с выходов 17 поступает один из сигналов Запись, 1 тетрады на вход 55, Запись 2 тетрады на вход 56, Запись 3 тетрады на вход 57 и Запись 4 тетрады на вход 58 или любая комбинация этих сигналов. При записи информации в элементы 39-40 памяти (запись байта) адрес поступает через входы 20, сигнал Выбор 1кристалла - через вход 51, информация подается входы-выходы 19 и по сигналам Запись I тетрады и Запись 2тетрады записывается в элементы 39-40 памяти. При считывании информации с элементов 45-46 памяти адрес поступает через входы 20, сигнал Выбор 2 кристалла - через вход 52 и по сигналу Считьшание 2 байта отк ываются элементы 49-50 И, в результате этого информация с выхода элементов 45-46 памяти через элементы 49-50 И поступает на входы-выходы 19. в режиме регенерации осзпцествляется поочередная регенерация каждой строки элементов памяти. Таким образом, предлагаемое устройство обеспечивает три варианта считьшания (старший байт, младший байт и 16-разрядное слово) и побайт вую , потетрадную или пословную зап Так как потетрадное считывание легк обеспечивается простьм коммутатором при- наличии побайтного, то практиче ки обеспечивается запись и считьшаниё всех перечисленных вьше форматов . Это существенно расширяет функ циональные возможности предлагаемог устройства и нозволяет использовать его в качестве запоминающего устройства в составе вычислительных комплексов и в виде отдельных блоко использующих различные форматы слов Формула изобретения Запоминающее устройство, содержащее блок управления, управляющие входы и управляющий выход которого являются соответственно входами и выходом устройства, формирователь, адресные входы которого подключены к входам адресного блока, а его управляющие входы подключены к соответствующим выходам блока управления, -накопитель, адресные входы которого подключены к выходам адресного блока, управляющие входы накопителя подключены к выходам формирователя, о-тличающееся тем, что, с целью расширения функциональных возможностей устройства за счет возможности обращения к частям информационного слова, допол99 10 нительные управляющие входы накопителя подключены к дополнительным выходам формирователя. 2. Устройство по п. I, о т л и чающееся тем, что блок управления устройства содержит дополнительный формирователь, выходы которого являются выходами блока управления, первый триггер, первый выход которого подключен к первому входу дополнительного формирователя, второй триггер, первый вьгход которого подключен ко второму входу дополнительного форМ11рователя, а первый вход - . к соответствующему выходу дополнительного формирователя, первый и второй элементы И, выходы которых подключены соответственно к первому входу первого триггера и к третьему входу дополнительного формирова гая, первый элемент И-НЕ, вьгход которого . подключен к первым входам йервого и второго элементов И, а его первый вход подключен ко второму входу первого триггера, третий триггер, выход которого подключен ко второму входу первого элемента И-НЕ, и второй элемент И-НЕ, вькод которого подключен ко входу третьего триггера, первый вход - ко второму выходу второго триггера, а второй вход второго элемента И-НЁ подключен ко второму выходу первого триггера, второй вход первого элемента И подключен к первому вьпсоду второго триггера. Источники информации, принятые во внимание при экспертизе 1. Электроника, 1976, № 10, . 27-32. 2. Патент США № 3.790.961. л. G 11 С 11/24, опублик. 1976. (прототип).

CD

C

m

Z 4 4

C4J

/V7

«TI

7

lo

si

Ю

u

л S

tM

«M

Г

А

ТЧ Tk

й

t

V5 «N

t. S

А

«о 4S

г,

S

«

ча

сг

vj

и CS,

ча g е

Ь- еч1

О

гл F,

Г

«

Gi