Запоминающее устройство с самоконтролем Советский патент 1990 года по МПК G11C29/00 

Изобретение относится к вычислительной технике и может быть использовано в микропроцессорных системах повышенной надежности и производи- тельности,Целью изобретения является повышение быстродействия.

На фиг.1 представлена схема запоминающего устройства с самоконтролем; на фиг.2 - схема блока управления регенерацией; на фиг. 3 - схема формирователя запросов регенерации; на фиг. 4 - схема формирователя сигналов; на фиг.5 и 6 - схема блока уп- равления.

Запоминающее устройство с самоконтролем (фиг.1) содержит блок 1 памяти, формирователь 2 сигналов, мультиплексор 3, блок 4 управления, формирователь 5 сигналов регенерации, блок 6 управления регенерацией,первый 7 и втррой 8 шинные формирователи, блок 9 обнаружения и исправления ошибок, первый 10 и второй 11 буферные регистры, элемент И 12,адресные входы I3, информационные входы-выходы 14, вход 15 синхронизации, входы 16 признаков обращения, вход 17 младшего разряда адреса, вход 18 выборки старшего байта, вход 19 записи, вход 20 чтения, вход 21 начальной установки, выходы неготовности 22 п некорректируемой ошибки 23, На фиг.1 обозначены также связи 24 - 42

Блок управления регенерацией (фиг.2) содержит триггеры 43 и 44. элементы И-НЕ 45 - 47, элементы ИЛИ-НЕ 48 - 50, -элемент И 51, элементы НЕ 52 - 54 и формирователь 55 им- пульсов.

Формирователь запросов регенерации (фигоЗ) содержит триггеры 56 и 57, счетчики 58 - 60 и элементы И-НЕ 61 и 62.

Формирователь сигналов (фиг.4) содержит элементы И-НЕ 63 - 66 и Формирователь 67 импульсов.

Блок управления ( и 6) содержит триггеры 68 - 73, формирова- тель 74 импульсов, элементы НЕ 75 - 84, элементы И-НЕ 85 - 97, элементы ИЛИ-НЕ 98 - 100, элемент ИЛИ 101, элементы И 102 и 103 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 104.

Устройство работает следующим образом.

Предварительно с входа 21 подается сигнал начальной установки.Таким

образом задается рабочий режим устройства.

На вход 13 устройства поступает код адреса, на двунаправленную гаину данных 14 - ин Ъормационный код, на вход 13 - синхросерия от процессора, на вход 16 - сигнал обращения к устройству, на входы I7 - 20 - управляющие сигналы.

Состояния управляющих входов и выполняемые соответствующие операции приведены в таблице.

В операции Запись слова данные с входов 14 поступают на шинные формирователи 7 и 8, выходы которых подключены к внутренней магистрали дан- ных, к которой подключены также входы-выходы магистральных буферных регистров 10 и 11, блока 1 памяти и блока 9 обнаружения и исправления ошибок. Блок 9 принимает данные с магистрали и формирует контрольные разряды по коду Хэмминга, которые передаются на контрольные входы блок 1 памяти.

Адрес с входа 13 через мультиплексор 3 частями поступает на адресные входы блока 1 памяти.

По сигналу с входа 16, поступающему на формирователь сигналов (Лиг.4), формирователь 67 импульсов г задержкой, определяемой НС-цепочкой на его входе, генерирует управляющий импульс, который с выхода 36 поступает на мультиплексор 3.Формируется также сигнал выборки строки RAS блока 1 памяти, поступающий на выход 37. Из этого сигнала с помощью элементов 65 и 66 и элемента задержки в виде RC-цепочки формируется сигнал выборки столбца CAS блока 1 памяти, поступающий на выход 38, в соответствии с временной диаграммой работы динамических микросхем памяти. По сигналам от процессора, поступающим с входов 17 и 18 устройства на блок 4 управления 4 (фиг. 5 и 6), триггеры 68 и 69 устанавливаются в I и приход сигнала с входа 16 устройства не изменяет их состояния,, Теперь при появлении от процессора сигнала записи на входе 19 устройства с помощь элементов 89 и 90 формируется сигнал записи WE блока 1 памяти, поступающий на выход 24 блока 4 управления. Также с элементов 86 - 88 и элемента задержки в виде RC-цепоч

ки формируется сигнап приема данных В3 блока 1 памяти, поступающий на выход 25 блока 4 управления. Сигнал разрешения передачи данных СТЗ блока 1 памяти формируется на выходе элеме та И 1 2 по сигналу записи от процессора,поступающему с входа 19 устройства.

В операции Чтение адрес с входа 13 устройства через мультиплексор 3 поступает на адресные входы блока 1 памяти. Формирование сигналов управления мультиплексором (выход 36), выборки строк блока памяти RAS (выход 37), выборки столбцов блока памяти CAS (выход 38) и сигнала (выход 41) для блока k управления производится формирователем 2 сигналов аналогично операции Запись слова, По сигналу с выхода 41 формирователя сигналов 2 блок 4 управления с помощью элементов 99 и 76 устанавливает триггер 71 в 1 и блокирует сигналом с выхода 42 формирование сигналов на выходах 37 и 38 в формирователе 2 сигналов. Сигнал чтения от процессора с входа 20 устройства, поступив на элемент 87 блока управления, фиксирует состояние сигнала выборки направления передачи данных блока памяти (выход 25) в состоянии соответствующем выдаче данных Сигнал разрешения передачи данных CS блока 1 памяти формируется на выходе элемента И I2 по сигналу чтения от процессора, поступающего с входа 20 устройства. После появления считанных данных на внутренней магистрали (П0 - , К 0- Kg) устройства в соответствии с временной диаграммой работы по сигналу с выхода 41 формирователя 2 сигналов с помощью элементов 99, 77 - 79, 93, ЮЗ блока 4 управления формируется сигнал записи в первый I0 и второй 11 буферные регистры на выходе 28 блока 4 управления. Этот сигнал записи поступает также в 4 управления на формирователь импульсов (триггер 70 и элемент задержки в виде RC-цепочки), который вырабатывает сигналы выборки, поступающие с выходов 27 и 26 соответственно на первый 10 и второй II буферные регистры. По сигналу с выхода 41 формирователя 2 сигналов с помощью элементов 99, 77 - 79, 93 и элемента задержки блока 4 управления триггер 72 переключается и сформиро

to

15

20

25

30

35

40

5

0

5

ванны) сигнал с выхода 33, поступая на блок Ч обнаружения и исправления ошибок, переводит его в режим записи информации с внутренней магистрали устройства. Чатем сигнал с прямого выхода триггера 72 чррез элемент задержки и элементы 82 - 85 переключает триггер 73. Сформированный на инверсном выходе триггера 73 сигнал через элемент И 102 поступает с выхода 34 блока 4 управления на управляющий вход блока 9 обнаружения и исп- равления ошибок, переводя его тем самым в режим формирования флагов ошибок. Данные в этом случае поддерживаются на внутренней магистрали устройства с помощью-буферных регистров 10 и 11.

При формировании блоком 9 обнаружения и исправления ошибок флага многократной ошибки ЛЕГ происходит аварийное прерывание работы процессора по сигналу с выхода 23 устройства.

При образовании блоком 9 обнаружения и исправления ошибок Ллага одиночной ошибки PF, поступающего на вход 32 блока 4 управления, через элемент ИЛИ 101 этого блока его значение Ликсируется триггерами 71 и 72. В результате триггер 71 не переключается, подтверждая тем са«им состояние сигналов на выходах 37 и 38 формирователя. 2 сигналов, а триггер 72 переключается, задавая тем самым блоку Ч режим выдачи исправленного слова и отключая от внутренней магистрали буферные регистры 10 и 11 сигналами с выходов 27 и 26 блока 4 управления, После выдачи исправленной информации на внутреннюю магистраль данных сигнал с прямого выхода триггера 72, пройд элемент задержки и формирователь импульса на элементах 82 - 85, образует сигнал записи в буферные регистры совместно с сигналами их выборки, поступающими соответственно с выходов 28, 27 и 26 блока 4 управления, Задний фронт этого же сигнала перебрасывает триггер 73, сигнал с выхода которого через элемент 102 поступает на управляющий вход блока 9, переводя его в режим формирования контрольных разрядов. Фронт сигнала на выходе триггера 73 запускает формирователь 74 импульсов для генерации сигнала записи в блок памяти, поступающий на выход 24 блока 4 управления. Этот же сигнал

помощью элементов 94, 96 и 97 позоляет получить сигналы выборки (выоды 29 и 31 блока 4 управления) инных формирователей 7 и 8, а также сигнал, определяющий направление передачи данных в процессор и поступают ий с выхода 30 блока 4 управления на тинные формирователи. После записи в ёлок 1 памяти восстановленной ю информации все элементы приходят в сходное состояние. Таким образом, исключается накопление в памяти ошибок сбойного характера.

Если блок 9 обнаружения и исправ- 15 ления ошибок не образует флагов, то при записи значения флага в триггер 71 он меняет свое состояние и сигнал с выхода 42 блока 4 управления снимает блокировку сигналов на выходах 20 37 и 38 формирователя 2 сигналов. Триггер 72 также меняет свое состояние, поэтому устройство после записи информации в буферные регистры 10 и 11 и выборки шинных формирова- 25 телей 7 и 8 переходит в начальное состояние.

При операции Запись байта выполняется чтение данных из блока 1 памяти по описанному алгоритму для слу- 30 чая формирования блоком 9 обнаружения и исправления ошибок флага одиночной ошибки KF. При этом в блоке 4 управления по сигналу, поступающему с входа 16, триггеры 38 и 69 запо- 35 минают состояние сигналов на входах 17 и 18 устройства. При различных сигналах на входах 17 и 18 логические уровни на выходах элементов 104 и 98 блокируют сигнал записи,поступающий 40 с входа 19 устройства, инициируя тем самым цикл чтения с ошибкой.Только после выдачи блоком 9 исправленной информации на внутреннюю магистраль устройства она записывается и поддер- 45 живается на магистрали только одним буферным регистром (в зависимости от состояния сигналов на входах 17 и 18). Записываемый байт в момент. записи исправленной информации пос- 50 тупает на внутреннюю магистраль устройства через один из тинных формирователей 7 или 8.

Во время работы процессора в формирователь 5 запросов регенерации (фиг.З) поступают импульсы синхросе- рии процессора с входа 15 устройства. Триггеры 56 и 57 служат в качестве делителей частоты, а счетчик 58 и

элемент И-НЕ 61 позволяют каждые 12,8 мкс формировать запрос на регенерацию, поступающий на выход 40. Счетчики 59 и 60 и элемент И-НЕ 62 позволяют осуществлять перебор адресов строк блока 1 памяти, поступающих с выхода 39 на вход мультиплексора 3. При непрерывных обращениях к устройству сигнал запуска регенерации с выхода 35 блока 6 управления регенерации поступает на формирователь 2 сигналов и мультиплексор 3 в случае обращения типа Запись слова или Чтение без ошибки. Так, сигнал с выхода 40 формирователя 5 запросов регенерации запоминается триггером

44блока 6 управления регенерацией (фиг,2), Теперь, если сигнал блокировки сигналов RAS и CAS, формируемый на выходе 42 блока 4 управления, снимается раньше, чем кончается сигнал CAS, сформированный формирователем 67, то задний фронт сигнала CAS (выход 38 формирователя 2 сигналов) запускает формирователь 55. Импульс

с формирователя 55, пройдя через элемент 47, образует сигнал неготовности на выходе 22 устройства и сигнал на регенерацию (выход 35 )„ С помощью элементов 51 - 54 формируется сигнал сброса триггера 44. Таким образом, регенерация попадает на четвертый такт работы процессора и прерывания его работы не требуется. Элементы 43,

45и 48 служат для з-апуска формирователя 55 при. отсутствии обращений к памяти. Если в течение 12,0 мкс после появления запроса на регенерацию постоянно шли обращения типа Запись байта или Чтение с ошибкой, то задний фронт сигнала с выхода 40 формирователя запросов регенерации 5 через элементы 50, 49, 46 блока 6 управления регенерацией запускает формирователь 55 на генерацию сигналов неготовности устройства (выход 22) и регенерации (выход 35) после окончания очередного цикла обращения к памяти.

Блок 9 обнаружения и исправления ошибок может быть выполнен на микросхеме К5533ВЖ1, мультиплексор 3 - на микросхеме К533КП2, шинные формирователи 7 и 8 - на микросхеме КР1810ВА86 магистральные буферные регистры 10 и 11 - на микросхеме КР580ИР82.

Использование изобретения позволяет увеличить быстродействие устройства ча счет уменьшения потерь вре-

мени на регенерацию информации,сократить непроизводительные потери рабо- чего времени процессора не менее чем на 1,5 %.

Формула изобретения

Запоминающее устройство с само- контролем, содержащее блок управления, формирователь сигналов, первый и второй буферные регистры, блок обнаружения и исправления ошибок, мультиплексор и блок памяти, вход за писи которого соединен с первым выходом блока управления, вход младших разрядов адреса, вход выборки старшего байта и выход начальной установки которого являются одноименньми входами устройства, вход признака корректируемой ошибки блока управления соединен с одноименным выходом блока обнаружения и исправления ошибок, выход признака некорректируемой ошибки которого является одноименным выходом устройства, первый и второй входы задания режима работы блока обнаружения и исправления ошибок соединены с девятым и десятым выходами блока управления, пятый выход которого соединен с входами задания режима работы первого и второго буферных регистров, отличающееся тем, что, с целью повышения быстро- действия, в устройство введены формирователь запросов регенерации, блок управления регенерацией и элемент И, причем первый вход формирователя сигналов соединен с входами признака обращения блока управления и блока управления регенерацией и является одноименным входом устройства, второй вход формирователя сигналов соединен с входом блокировки блока управления регенерацией и одиннадцатым выходом блока управления, третий и четвертый выходы которого соединены с входами выборки соответственно второго и первого буферных регистров, информационные входы-выходы которых соединены соответственно с входами-выходами младшего и старшего байтов блока памяти, с входами-выходами информационных разря- дов блока обнаружения и исправления ошибок и являются информационными

входами-выходами устройства, шестой и восьмой выходы блока управления являются соответственно первым и вторым выходами выборки устройства, седьмой выход блока управления является выходом задания режима работы устройства, входы контрольных разрядов блока памяти соединены с выходами контрольных разрядов блока обнаружения и исправления ошибок, вхгд разрешения передачи данных блока памяти соединен с выходом элемента И, первый вход которого соединен с входом записи блока управления, вход чтения которого соединен с вторым входом элемента И и является одноименным входом устройства, вход записи блока управления является одноименным входом устройства, второй выход блока управления соединен с входом чтения блока памяти, адресный вход которого соединен с выходом мультиплексора, информационные входы первой и второй групп которого являются адресными входами устройства, информационные входы третьей группы мультиплексора соединены с адресными выходами формирователя запросов регенерации, выход запроса которого соединен с одноименным входом блока уп,- равления регенерацией, вход синхронизации которого соединен с входом синхронизации формирователя запросов регенерации и является одноименным входом устройства, вход начальной установки формирователя запросов регенерации, соединен с одноименными входами блока управления и блока управления регенерацией, первый выход которого является выходом неготовности устройства, третий вход формирователя сигналов соединен с вторым выходом блока управления регенерацией и первым управляющим входом мультиплексора, второй управляющий вход которого соединен с первым управляющим выходом формирователя сигналов, второй управляющий выход которого соединен с входом записи слова блока управления, третий выход формирователя сигналов соединен с входом выборки строки блока памяти, вход выборки столбца которого соединен с четвертым выходом формирователя сигналов, с входами (Задания режима блока управления и блока.управления регенерацией.

Фиг.З

а

х

Е

i

Изобретение относится к вычислительной технике и может быть использовано в микропроцессорных системах повышенной надежности и быстродействия. Целью изобретения является увеличение быстродействия устройства. Запоминающее устройство с самоконтролем содержит блок 1 памяти, формирователь 2 сигналов, мультиплексор 3, блок 4 управления, первый 7 и второй 8 шинные формирователи, блок 9 обнаружения и исправления ошибок, первый 10 и второй 11 буферные регистры. Введение в устройство формирователя 5 запросов регенерации, блока 6 управления регенерацией и элемента И 12 позволяет уменьшить потери времени на регенерацию информации, увеличить быстродействие устройства. 1 табл., 6 ил.

ьглсь

S0669 ;(

+5Я

Фиг. 6