Логическое запоминающее устройтво Советский патент 1981 года по МПК G11C15/00 

I

Изобретение относится к запоминающим устройствам и может быть испольасжано для анализа комбинаций двоичного кода.

Известно логическое запоминающее устройство, содержащее регистр сдвига входного сигнала, прямой выход каждого разряда которого соединен с первым вхо дом одного из элементов И, выходь которых соединены с соответствующими шинами считывания запоминающего yci ройства (ЗУ) на магнитных сердечниках, в которое постоянно йашиты эталоны, а вторые входы объединены между собой и на них поданы импульсы считьюания, причем выходы ЗУ подключены к пороговым устройствам fij .

Heдocтaткo f этого устройства является его сложность и низкая надежность.

Наиболее близким техническим решением к предлагаемому является устройство, содержащее генератор импульсов, элементы ИЛИ, триггер, счетчик адреса, регистр, два ЗУ, выходы, которых соединены с соответствующими входами схёмш сравнения и элемент И 2 .

Недостатком известного устройства является то, что схема сравнения включается только при накоплении в одном из ЗУ определенного объема информации, что снижает надежность обнаружения заданных признаков.

Цель изобретения - повышение надежности устройства.

to

Поставленная цель достигается тем, что в логическое запск инаюшее устррйст во, содержащее генератхэр импулыюв, эл менты ИЛИ, триггер, первый счетчик адреса, регистр адреса, накопители, схему

IS сравнения и элемент И, прич первые входы алиментов ИЛИ соединены с входом триггера, вторые входы первого элемента ИЛИ и триггера подключены ко входу синхронизации устройства,

20 выход первого ИЛИ соединен с первым управляющим входом первогч счетчика адреса, входы которого подключены к выходам регистра адреса, а выхо ды - ко входам установки адреса первого накопителя, управляющий вход которог подключен к выходу триггера, а информащютвый вход является входом устройства выходы первого и второго накопителей соедрнены соответственно со входами схемы сравнения, выход которой подключен к первому входу элемента И, введены третий накопитель, дешифраторы, второй счетчик адреса, элементы задержки, счетчик совпадений, пороговые элементы, формирователь импульсов и блок записи эталонных импульсов, причем первый вход формирователя импульссю подключен к выходу генератора ймпульсш, второй вход к устансеочнсму входу счетчика совпадений и входу синхронизации устройства, а выход - к первому входу первотх) элемента ИЛИ, входы первого дешифратора соединены с выходами первого счетчика адреса, а выход первого дешифратора подключен ко второму управляющаиу входу первого счетчика адреса, вход первого элемента задержки соединен с выходом первого элемента ИЛИ, а выход - с адресным входом первого накопителя, первый и второй выходы блока записи этало ных импульсов подключены ко второму входз второго элемента ИЛИ и ко входу регистра адреса соответственно, третий выход соединен с информационным входом вторхэго накопителя, четвертый выход - с управляющими входами второго и третьего накопитепей, а пятый выход - с ин| 0рмадйонным входом третьего накопител адресные входы второго и третьего накопителей подключены к выходу второго элемента задержки, вход которого соед н-ен с выходом второго элемента ИЛИ и первым управляющим входом второго счет-.O чика адреса, входы которого подключены к выходам регистра адреса, а выходы - ко входам установки адреса второго и третьего накопителей и входам второго Деш15фратора, выход которого соединен со вторым управляющим входом второго счетчика адреса, выход третьего накопи ля подключен ко второму входу элемент И, выход которого соединен со входом счетчика совпадений, выходы которого подключены к одним из входов первого порогового элемента, другие входы кото рого соединены с выходами второго порогового элемента, а выход является выходом устройства. . На чертеже приведена структурная сх&ма предлагаемого, ус тройств а. Устройство содержит генератор 1 импульсов, формирователь 2 импульсов, первый 3 и второй 4 элементы ИЛИ, триггер 5, первый счетчик 6 адреса, первый 7 и второй 8 элементы линии задержки, второй счетчик 9 адреса, регистр Ю адреса, первый It и второй 12 дешиф- . раторы, первый 13 и второй 14 накопители, имеющие соответственно входы 15 и 16 установки адреса, информационные входы 17 и 18, управляющие входы 19 и- 20 и адресные входы 21 и 22, схему 23 сравнения, третий накопитель 24 со входом 25 устансеки адреса, информади-онным 26, управляющим 27 и адресным 28 входами, элемент И 29, счетчик 30совпадений, первый пороговый элемент 31со 32 и 33, второй пороговый элемент 34 и блок 35 записи эталонных импульс,ов с выходами 36-40. Первые входы первого 3 и второго 4 элементов ИЛИ соединены с первым входсж триггера 5. Вторые входы первого элемента ИЛИ 3 и Tpinvepa 5 подключены ко входу синхронизации устройства. Выход первого элемента ИЛИ 3 соединен с первым управляющим входом первого счетчика Q адреса, входы которого подключены к выходам регистра 10 адреса, а выходы - ко входам 15 устанееки адреса первого накопителя 13, управляющий вход 19 которого подключен к выходу триггера 5, а им1)ормационный вход 17 является входом устройства. Выход пер- вого 13 и второго 14 накопителей соединены соответственно со входами схемы 23 сравнения, выход которой подключен к первому входу элемента И29. Первый вход формироват-еля 2 импульсов подключен к выходу генератора импульсов 1, второй вход - к установочному входу счетчика ЗО совпадений и входу синхронигахши устройства, а выход - к первому входу перйвого элемента И.ЛИ -3. Входы первого дешифратора 11 соединены с выходами первого счетчика 6 адреса, а выход первого дешифратора 11 подключен ко второму управляющему .входу первого счетчика 6 адреса. Вход первого элемента 7 задержки соединен с выходом первого элемента ИЛИ 3, а выход - с адресным входсы 21 первого накопителя 13. Первый 36 и второй 37 выходы блока 35 записи эталонных импульсов подключены ко второму входу второго элемента ИЛИ 4 и ко входу регистра 10 адреса соответственно, третий выход 38 соединен с информационным входом 18 второго нако585питепя 14, четвертый выход 39 - с управ пяюшим входом 20 второго накопителя 14 и управляющим входам 27 третьего накопи теля 24, а пятый выход 4О - с информационным входом 26 третьего накопителя 24. Адресные входы 22 и 28 срответст венно второго 14 и третьего 24 накопй;телей подключены к выходу второго элемента 8 задержки, вход которого соединен с выходом второго элемента ИЛИ 4 и первым управляющим входом второго счетчика 9 адреса, входы которого подключены к выходам регистра 10 адреса, а выходы - ко входам 16 установки адреса и 25 соответственно второго 14 и 15 третьего 24 накопителей и входам второго дешифратора 12, выход которого со- единен со вторым управляющим входс второго счетчика 9 адреса. Выход третьего накопителя 24 чюдключен ко вторсму входу элемента И29, выход которого соединен со входом счетчика ЗО совпадений выходы которого подключены к одним из входов 32 первого порогового элемента 31, другие входы 33 которого соединены с выходами второго порогового элемента 34, а выход является выкодсж устройств Накопители 13,14 и 24 выполнены на полупроводниковых запоминающих схемах, Адресные входы 21, 22 и 28 соо - етствённо первого 13, вторило 14 и третьего 24 накопителей предназначены для выбора кристалла полупроводниковой запсй 1инающей схемы. Устройство работает следующим образом. Устройство позволяет анализировать комбинации двоичного кода произвольной длины, не пр ышающей объема первого накопителя 13 и работает в режимах Запись эталона и Анализ. Режим Запись эталона . Со второго выхода 37 блока 35 запис эталонных импульсов в регистр 10 адреса заносится в двоичном коде число М такое 4ToL-M N , где L -некоторое, например максимально возможное число, которое может находиться в перасж счетчике 6 адреса или втором счетчике 9 адреса. Во второй накопитель 14 заносится эталонная комбинация двоичного кода длиной в N битов, а в третий накопитель 24 маска, которая представляет собой также комбинащпо двоичного кода, содержащую, как и эталонная комбинация, N битов и характеризующуюся тем, что в ней j -и бит принимает значение , если соот ветствуюгпий i -и бит эталонной комби4«нации учитывается при ачапиэе принима мой ксмбинадии, и принимает значение 0 в противном случае. При этом с четвертого выхода 39 блока 35 записи эталонных импульсов на управляющие входы 2О и 27 соответствшно второго 14 и третьег-о 24 накопителей подается потенциал, соответствующий режиму Запись. С третьего 33 и пятого 40 входов блока 35 поступают синхронно в поел еде ательном коде соответственно на информационные вход 18 второго накопителя 14 и вход 26 третьего накопителя 24 эталонная комбинация и комбинация маски, которые ссятрсжождаются сиихроимпульсами, поступающими с первого выхода 36 блока 35 записи эталонных импульсов через второй элемент ИЛИ 4 на входы второго счетчика 9 адреса и второго элемента 8 задержки. Двоичное число в разрядах второго счетчика 9 адреса определяет ячейки во втором 14 в третьем 24 накопителях, в которую в данный момент записывается бят соотве ственно эталонной комбинации и маски, причем запись проводится таквм образом, что эти комбинации занимают номера ячеек с М по ( L -1) включительно, т.е. jBcero N ячеек. Затем на четвертом выходе 39 блока 35 записн эталонных импульсов устанавливается потенциал, соответствующий режиму Считывание второго 14 и третьего 24 накопителей, на первом выходе 36 потенциал, соо1ветс1вуюнай , второй выход 37 запирается а вид Сигнала на третьем 38 и пятом 4О выходах в этом случае безразличен. После этого устройство может работать в режи 1е Анализ. Режим Анализ. Тактовые импульсы, сопровождаюоше двоичнокодированную информацию и соответствующие во времени началу каждого бита, поступают на вход синхроимпульсов устройства. На первый вход фо{м 1фоввтеля -2 импульсов поступают импульсы с выхода генератора 1 импульсов, следукьшне с частотой F , значение которой удовлетворяет следующему услсвшо: Р Nf где - часгога следования гактовьос импульсов. Формирователь импульс ж 2 запускается тактовыми импульсами и пачку из N импульсе с частотой следсюанкя импульсов в пачка, равной F . Тактовый импульс поступает также на установочный вход счетчика ЗО совпадений, подготавливая его к работе, на первый вход триггера 5, устанавливая на его выходе потенциал, соответствунэШИй режиму Запись первого накопителя 13, и через первый ИЛИ 3 - на вход первого счетчика 6 адреса и вход первой линии 7 задержки. При в первом счетчике 6 адреса устанавливается число, соответствующее адресу ячейки пер вого накопителя 13, в которую записывае ся бит информации} поступающий на его информационный вход 17. Запись проводит ся импульсом с выхода первой линии 7 задержки, поступающего на адресный вход 21 первого накопителя 13 и задержанног на время t -. Затем первый из пачки импульсов на выходе формирователя 2 импульсов устанавливает на выходе триггера 5 потенциал, соответствующий режиму Считъшание первого накопителя 13, и проходит через первый 3 и второй 4 элементы ИЛИ соответственно на вход первого 6 и второг 9 счетчика адреса. Остальные ( N -1) импульсов КЗ пачки подтверждают состояние триггера 5. Таким образом, из соотве1х;твующих ячеек первого 13 и второ 14 накопителей, адреса которых определяются состояниями соответственно первого 6 и второго 9 счетчиков адреса, одновременно на схему 23 сравнения считываются биты принимаемой и эталонной комбинаций. Считывание проводится импульсами соответственно с выходов первой 7 и второй 8 линий задержки. При этом из ячейки третьего накопителя 24 считывается соответствующий бит маски. Адреса используемых ячеек всех ЗУ принимают значения от М до ( L -1) с шагом 1 и изменяются циклически. Это происходит следующим образом. Если в первом 6 или втором 9 счетчике адреса было зафиксировано предыдущим импульсом число ( L -1), то последующий импульс, поступающий на вход какого-либо из этих счетчиков, установит в нем в пер вый момент число L , на которое настроены дешифраторы 11 и 12; Сигнал с выхода соответствующего дешифратора 11 и 12 установит первый 6 или второй 9 сче чш в слёйующий момент в начальное состчэяние, переписав в разряды соответству ющего счетчика 6 или 9 адреса параллель ным кодом число М из регистра Ю адрес А так как импульс, которым проводится запись или считьшание из накопителей 13,14 и 24, задержан относительно импульса на входе соответственно счетчиков 6 и 9 адреса на время t р , то обращение в соответствующий накопитель проводится по адресу М. Таким образом, в интервале времени между двумя соседними тактоВЫМ1Гимпульсами из второго 14 и третьего 24 накопителей считываются все N битее эталонной комбинации и маски соответственно. За это же время 1/ в первый накопитель 13 записьшается один бит, поступающей на его информационный вход 17 двоично-кодированной информации, и считывается комбинация из N ранее затисанных битов, включая бит, записанный в этот же интервал времени. Причем бит, записан№1й последним во времени, считывается последним в кголбинации, т.е. если последьшя запись проводится в -ю ячейку первого накопителя 13, то считывание начинается в (;j -t- ) - ой и заканчивается j -ой ячейкой. Так как в интервалах времени Т к первому накопителю 13 обращение прсжодится ( N+ч ) раз (1 раз-- запись, N раз - считьшание), а ко второму 14 и третьему 24 накопителям - только N раз (считывание), то в каждый последующий интервал при побитном сравнении принимаемой и эталонной комбинации бит, находящийся в i -ой ячейке первого накопителя 13, последовательно сравнивается с битом в i -ой, (i -1)-ой, (i -2)-ой.. , М-ой, (Ь-1)-ой, (Ь-2)-ой. . {1 +2)-ой, ()-ой ячейке второго накопителя 14, после чего в i -ю ячейку первого накопителя 13 записьшается другой бит принимаемой двоичнокодированной информации, т.е сравнение прсеодится таким образом, что принимаемая комбинация в каждом следующем Ш1тервале f при сравнении с эталонной комбинацией как бы сдвигается относительно нее на один бит. . При совпадении значений сравниваемых соответствующих битов принимаемой и эталонной комбинаций схема 23 сравнения вырабатъшает импульс, который поступает на первый вход элемента И29. Если данный бит в эталонной комбинации учитьшается при анализе принимаемой комбинации, т.е. значение соответствующего бита маски есть I, импульс с выхода схемы 23 сравнения проходит на вход счетчика 30 совпадений и изменяет его состояние на единицу, в противном случае значение счетчика 30 совпадений не изменяется. При пр ышении числом, поступающим с выходе / счетчика 30 совпадений на один из входе 32 первого порогового элемента 31, числа, задаваемого на его других вводах 33 при помощи второго порогси&ого элемента 34, на выходе первого порогсшбго элемента 31 появляется сигнал обнаружения заданной кодовой ком бинаини. Технико-эконсмическое преимущество предлагаемого устройства заключается в повышении надежности обнаружения заданных признаков в анализируемой ксллбнм надии двоичного кода за счет обеспечения побитного сравнения с эталонной комбинаиией двоичного кода и маскирсжания любых входящих в нее битов, а также . оперативной замены эталона. формула изобретения Логическое запоминающее устройство, содержащее генератор импульссж, эли«{енты ИЛИ, триггер, первый счетчик адреса, адреса, накопители, схему сравне ния и элетvfeнт И, причем первые входы элементов ИЛИ соединены с первым вхсь. дом триггера, вторые входы первого элемента ИЛИ и триггера подключены ко входу синхронизации устройства, выход первого ИЛИ соединен с первым управляющим входом первого счетчика адреса, входы которого подключены к выходам регистра адреса, а выходы - ко входам установки адреса первого накопителя, управляющий вход которого подключ к выходу триггера, а информалионный вход является входом устройства, выходы первого и второго накопителей соединены соответственно со входами схемы сравнения, выход которой подключен к первому входу элемента И, отличающеес а т&л, что, с депью повышения надежности устройства, оно содержит третий накопитель, дешифраторы, второй счетчик дареса, задержки, счетчик совпадений, пороговые элементы, формирова таль Импульсов и блок записи эталонных импульсов, причем первый вход формирователя импульссж подключен к выходу генератора импульсов, второй вход - к установочному входу счетчика совпадений и входу синхронизадии устройства, а выхоок первсму входу первого элемента ИЛИ, входы n jBoro деши{ ратора соединены с выходами счетчика адреса, а выход первого деШЕфратфа подключен ко второму управлякш1№1у входу первого счетчика адреса, вход первого элемента задержки соединен с выходом первого элемента ИЛИ, а выход - с адресным вхо-дсм первого накопктеяя, первый и второй выходы блока записи эталонных импульсе подключены ко второму входу второго элемента ИЛИ и ко входу регистра адреса соответственно, третий выход соединен с Ш1фо ж{адионным входе второго накопителя, четвертый выход - с управляющими входами вте)рся:ч) и третьего нахопителЫ), а пятый выход - с информационным входом третьего накспнтеля, адресные входы второго к третьего накопителей подключены к выходу второго элемента задержки, вход которого соединен с выходом вторсьго эпвменга ИЛИ и афвым управляющим входом второго счетчика адреса, входы которого подключевы к выходам регистра адреса, а выходы - ко устансюки адреса второго и третьего н опителей н входам деши|)ратора, выход которого соединен со вторым управляющим входом в-горого счетчика адреса, выход третьего ав аоятепя подключен ко второму входу эл у{ента И, выход которого соединен ее входом счетчгаса совпадений, выходы которого подключены к одним вз входов первого порогов их ал ента, другие которого сЬединевы с выходами второго порогового элемента, а выход является выходем устроЯстеа. Источники информаиюс, принятые во внямание при экспертизе:; 1.Патейт США N 3346844, кл. 34О-146.2, опублшс. 1967. 2.Алторекое свидетельство СССР №427377, кл. Q 11 С 9/ОО, 1974 (прототип).

,i«i,i