Аналоговое запоминающее устройство Советский патент 1981 года по МПК G11C27/00 

(54) АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к аналоговой вычислительной технике и может быть использовано в устройствах автомати- ки, измерительной и вычислительной техники. По основному авт. ев, № 723686 известно устройство, содержащее накопитель, входы которого подключены к выходам блока выборки адресов, блок поочередной выдачи кодов адресов, пер вые входы которого соединены с информационными шинами устройства, второй вход блока поочередной выдачи кодов адресов подключен к шине управления и входу генератора тактовых импульсов, первый выход которого соединен с третьим входом блока поочередной вьщачи кодов адресов и одним из выходов блока выборки адресов, другие входы которого соединены с выходами блока поочередной выдачи кодов адресов, два блока стробирования, первые входы ко.торых соединены с вторым и третьим выходами генератора тактовых импульсов соответственно, вторые входы соединены с выходом накопителя, интегрирующие усилители, одни из входов которых соединены с выходами блоков стробирования, другие подкшочегш к чег вертому и пятому выходам генератора тактовых импульсов соответственно, дифференциальный усилитель, входы которого подключены к выходам интегрирующих усилителей. Накопитель известного устройства реализуется как на аналоговых элементах памяти замкнутой структуры, так и на аналоговых элементах памяти разомкнутой структуры. Принцип считывания при этом не меняется il. Недостатком известного устройства является низкое быстродействие при выполнении арифметических операций над записываемыми числами. Цель изобретения - повышение быстродействия устройства. Поставленная цель достигается тем, что в аналоговое запоминакщее устройство введен генератор управляющих импульсов, вход которого соединен с шиной управления, первый выход генератора управляющих импульсов подключен к третьему входу блока поочередной выдачи адресов и третьему входу блока выборки адресов, второй выход генератора управляющих импульсов подсоединен к генератору тактовых импульсов. На фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг. 2, 3 и 4 - диаграммы, поясняющие его работу в режимах записи одного числа, сложения двух записываемых чисел с последующей записью их суммы и вычитания одного записываемого числа из другого с последующей за писью их разности. Устройство содержит накопитель 1, блок 2 выборки адресов, блок 3 пооче редной выдачи кодов адресов, блок 4 записи, содержащий элемент 5 сравнения, усилитель 6, функциональный пре образователь 7 цепи обратной связи, блоки 8 и 9 стробирования, интегрирующие усилители 10 и 11, разрядные ключи 12 и 13, дифференциальный усилитель 14, генератор 15 тактовых импульсов, генератор 16 управлякнцих импульсов, информационные шины 17.и 18 и управляющую шину 19, запоминающие конденсаторы 20 и 21 интегрирующих усилителей 10 и 11 . Устройство работает следующим образом. В режиме записи одного числа (фиг. 2) на шину 19 управления поступает сигнал операции, на шину 18 адрес элемента, по которому производится запись, и на шину 17 - число, которое необходимо записать. Генератор 15 тактовых импульсов выдает на входы блока 2 выборки адресов и блока 3 поочередной выдачи кодов адресов последовательность импульсов, обеспечивающую выбор адреса единственного элемента памяти в накопитеnte 1 , и совместно с генератором упра .ЛЯЮ1ЦИХ импульсов 16 осуществляет режим поочередной записи-считывания (фиг. 2а ,t) . В первом такте работы устройства осуществляется запись поступающего на вход числа U (фиг. 2 ), и в эле менте памяти накопителя 1 записывает ся информация, пропорциональная , где - погрешности записи Блоки стробирования 8 и 9 коммутируются генератором 15 тактовых импульсов таким образом, чтобы обеспечить периодический режим работы интегрирующих усилителей 10 и 11 (фиг. 2 а , f,4 ,а). С выхода устройства (фиг. 2р) напряжение поступает на второй вход элемента 5 сравнения, где сравнивается со входным напряжением U ив результате сравнения блок 4 записи вырабатывает сигнал записи, пропорциональный и в элемент памяти накопителя 1 заносится информация, пропорциональная и -d}|U. Далее процесс периодичен до достижения в I-том такте величины наперед заданного порога срабатывания элемента 5 сравненияо,и. Разрядные ключи 12 и 13 используются для ликвидации накопления дрейфа нуля интегриру- ющих усилителей 10 и II (фиг. 2 т, ft) j и замыкаются в моменты отсутствия напряжения на запоминающих конденсаторах 20 и 2 интегрирующих усилителей 10 и П. Таким образом, запись осуществляется как в обычном элементе памяти с замкнутой структурой. В режиме сложения двух ааписываемых чисел.(фиг. З) на шину 19 управления поступает управляющий сигнал. При этом одно из слагаемых находится в накопителе 1, второе поступает на .информационную шину 17, Генератор 16 -управляющих импульсов и генератор 15 тактовых импульсов реализуют программу операции сложения, отличающуюся от обычного режима обращения к накопителю 1 тем, что в первом такте осуществляется считывание числа .цо первому адресу в накопителе 1, во втором такте осуществляется сравнение и запись по второму адресу, в третьем такте идет поочередное считывание по второму и первому адресам, затем вновь сравнение считанной информации со входной величиной и запись по второму адресу и далее режим периодичен. Очередность обращения к накопителю 1 в режиме записи или считывания по разным адресам в данном режиме обеспечивается генератором 16 управляющих импульсов по его первому выходу (фиг. За) и генератором 15-тактовых импульсов по его первому выходу (фиг. ЗЪ) . Генератор 15 тактовых импульсов, запускаясь по своему управляющему входу, в первом такте работы устройства при считывании информации по первому адресу обеспечивает считывание неинвертированной величины сигнала режимом коммутации блоков 8 и 9 стробирования (фиг. 3 d, t) и разрядных ключей 12 и 13 (фиг. 3m,n) . В результате на выходе устройства (фиг.З после интегрирования считываемого сигнала интегрирующими усилителями 1 и П и суммирования получившихся импульсных последовательностей диффере циальным усилителем 14, появляется выходное напряжение U-, поступающее через функциональный преобразователь цепи обратной связи 7 на вход элемен та 5 сравнения. Во втором такте работы устройства происходит сравнение выходного напря жения Щ , соответствующего величине информации, считанной с выбранного элемента памяти накопителя I по первому адресу, с входной величиной напряжения Urt. После сравнения блок 4 записи вырабатывает сигнал записи по второму адресу, пропорциональный разности (фиг. Зс ). Разрядны ключи 12 и 13 обеспечивают сброс напряжения на запоминающих конденсаторах 20 и 21 интегрирующих усилителей П после окончания записи по второму адресу (фиг. 3m,n Р ) - В третьем такте работы осуществля ется считывание информации поочередно по второму и по первому адресам, причем по первому адресу считывается инвертированный относительно основно го сигнал и., что достигается путем коммутации блоков 8 и 9 стробирования таким образом, что они пропускают на входы интегрирующих усилителей 10 и 11 сигнал от импульсов подготовки (фиг. 3d , ). Таким образом, напряжение на выходе устройства определяется (фиг. ЗР ) как разность напряжений сигналов, считан ных по второму и первому адресам UQ -2 -(Л,и, гдесЛ и - погрешность, возникшощая при записи в элемент памяти по второму адресу в первом такте. Следующий такт работы устройства сравнение выходной величины со входной UQ с помощью элемента 5 сравнения и запись по второму адресу сигна ла, пропорционального 21( +( (фиг.Зс После записи в элементе памяти накопителя 1 по второму адресу накапливается информация, пропорциональная (in ц и, гдесЛ и - погрешность, возникающая при записи в элемент памяти накопителя 1 по второму адресу во втором такте записи. Таким образом, после четвертого такта работы устройства или после второго такта записи в элементе памяти накопителя 1 по второму адресу окажется .записанной сумма двух чисел с определенной погрешностью. Последующие такты работы устройства необходимы для уменьшения величины погрешности до заданной. Затем следует сброс напряжения с конденсаторов 20 и 21 интегрирующих усилителей 10 и 11 разрядными ключами 12 и 13 (фиг. 3m,n ,р} . В дальнейшем режим работы устройства периодичен, т.е. происходит считывание по второму и первому адресам, сравнение со входной величиной U и так далее. Режим записи суммы двух чисел продолжается до тех пор, пока в -том такте записи не становится меньше наперед заданной величины порога в элементе 5 сравнения, что и обеспечивает заданную точность записи. Из рассмотрения режима записи суммы двух чисел следует, что время записи суммы двух чисел по сравнению со временем записи одного числа возрастает всего лишь на количество так тов считывания по первому адресу, которое необходимо для достижения тре;буемой точности записи. По сравнению же с обычно применяемым методом записи двух чисел, включающим запись одного числа, запись второго числа, считывание первого числа, считывание второго числа, сложение двух чисел, запись суммы двух чисел - выигрьщ по быстродействию очевиден. В режиме вычитания одного записываемого числа из другого (.Фиг. 4) на шину 19 управления поступает управляющий сигнал. При этом уменьшаемое поступает на информационную шину 17, а вычитаемое находится в накопителе 1. Генератор 16 управляющих импульсов и генератор 5 тактовых импульсов реализуют программу операции вычитания, алгоритм которой аналогичен алгоритму операции сложения. Очередность обращения к накопителю 1 по разным адресам при разном характере обращения, также обеспечивается генератором 16 управляющих импульсов по его первому выходу (фиг. 4с|) и генератором 15 тактовых импульсов по его первому выходу (фиг. 4ъ) . в первом такте работы устройства программа- коммутации блоков 8 и 9 стробирования (фиг. 4д,) и разряд ных ключей 12 и 13 (фиг. Am ,п) ме няется таким образом, чтобы обеспечить считывание по первому адресу из накопителя 1 инвертированного числа, что достигается путем стробирования импульса от сигнала подготовки. На выходе устройства в первом такте работы появляется напряжение -U, соот ветствующее первому инвертированному считанному числу (фиг. 4р) . Во втором такте работы устройства происходит сравнение выходного напря жения -и, соответствующего величине информации, считанной с выбранного элемента памяти накопителя по первому адресу, с входной величиной напря жения и. После сравнения блок 4 записи вырабатывает сигнал записи по второму адресу, пропорциональный сум ме и и (фиг. 4с ). Разрядные ключи 12 и 13 обеспечивают сброс напряжения на запоминающих конденсаторах и 21 интегрирующих усилителей 10 и 11 после окончания записи по второму адресу (4мг. 4т ,п ,р). В третьем такте работы устройства осуществляется считывание информации поочередно по второму и по первому адресам, причем по первому адресу считывается сигнал U, что достигается путем стробирования сигнал от импульса считывания (4жг. 4й| , ) Таким, образом, на конденсаторах 20 и 24 интегрирующих усилителей 10 и 1I накапливается напряжение UQI+ 2Щ где (Л, и - погрешность, возникающая при записи информации в элемент памяти по второму адресу в пе1)вом такте записи. С выхода устройства (фиг. 4р) зто напряжение поступает на вход злемента 5 сравнения. Следующий такт работы - сравнение выходной величины ( со входно U,j с помощью элемента 5 сравнения и запись по второму адресу в накопитель сигнала, пропорционального + cCjU (фиг.. 4с) . После такта записи в элементе па- мяти накопителя 1 по второму адресу накапливается информация (} -U - i где погрешность, возникающая Ори записи по второму адресу во втором такте Элписи. Таким о Гразом, после четвертого такта работы устройства или после второго такта записи в элементе памя 78 ти накопителя 1 по второму адресу оказывается записанной разность двух чисел с определенной погрешностью. Последующие такты работы устройства необходимы для уменьшения величины погрешности до заданной. Затем следует сброс напряжения с запоминающих конденсаторов 20 и 21 интегрирующих усилителей 10 и 11 разрядными ключами 12 и 13 (фиг. 4 m , п ,р) .В дальнейшем режим рабоаъ устройства периодичен, т.е. происходит считывание по второму и первому адресам сравнение со входной величиной и т.д. Из рассмотренного режима записи разности двух чисел следует, что время записи разности двух чисел по сравнению с временем записи одного числа возрастает всего лишь на то количество тактов считывания по первому адресу, которое необходимо для достижения требуемой точности записи. По сравнению же с обычным методом записи разности двух чисел, выигрыш по быстродействию очевиден. Режим записи разности двух чисел длится до тех пор, пока i-том такте записи не становится меньше наперед заданной величины порога в элементе 5 сравнения, что обеспечивает точность записи. Как в режиме записи суммы двух чисел, так и в режимах записи разности двух чисел последовательность операций запись-считывание остается неизменной. При рассмотрении режимов работы на диаграммах (фиг. 2-4) показано только два такта записи, так как в дальнейшем режим работы периодичен. Таким образом, предлагаемое устройство позволяет повьштать быстродействие при выполнении арифметических операций над записываемыми числами, т.е. при необходимости получения суммы и разности двух записываемых чисел непосредственно в накопителе. Кроме того, в силу использования в аналоговом запоминающем устройстве замкнутой структуры элементов памяти, снижаются требоваггая к отбраковке трансфлюксоров, являкицихся элементами памяти, в отличие от элементов разомкнутой структуры, где эти требования значительно вйше. Формула изобретения Аналоговое запоминающее устройство по авт. св. №723686, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введен генератор управляющих импульсов, вход которого соединен с шиной управления, первый выход генератора управлякнцих импульсов подключен к третьему входу блока поочередной выдачи адресов и третьему входу блока

/7

IS

8

710 выборки адресов, второй выход генератора управлякядих импульсов подсоединен к генератору тактовых импульсов. Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР № 723686, кл. G П С 27/00, 12.05.77,

п

Л

п

п

г

п f-i I-I {-II-L

/

П П П П

Т

т

IZI

Г

фиг.