Сумматор в коде "м из N Советский патент 1981 года по МПК G06F7/49 

(54) СУММАТОР В КОДЕ М из N

Изобретение относится к вычислительной технике и предназначено для выполнения арифметических операций с числами, представленными в коде М из N, где N - количество позиций в кодовом слове, М - коли ество единиц в кодовом слове. Известен двухразрядный сумматор в коде 2 из 5, содержащий схему местного управления, преобразователи кодов операндов, матрицы элементов И, схемы коррекции, схемы перен са, шифратор младшего разряда и cxe выдачи старшего разряда суммы. . . Сигналы, соответствующие командеи Сложить или Вычесть, поступают через схему местного управления на управляющие входы преобразователей кодов. Преобразователи расшифровывают подаваемые на них опера и посылают их ды в код из 10 на матрицы элементов И. Одновременно указанные преобразователи посыла ют сообщения в схемы коррекции о четности или нечетности прошедших через них операндов. Матрицы элементов И выполняют суммирование или вычитание операндов. Сигналы с матриц элементов И поступают на схемы коррекции и на схемы переноса.Откор ректированиый результат суммирования младшего разряда операндов поступаетиз схемы коррекции в шифратор,с выходов которого снимается младший разряд суммы. Сигналы со схеьм младшего разряда подаются на схемы выдачи старшего разряда суммы. Откорректированный результат суммирования старших разрядов операндов поступает из схемы коррекции также в схеме выдачи старшего разряда суммы. Одна из схем зашифровывает старший разряд суммы в код 2 из 5, другая в код 2 из 5 с добавлением единицы . Сигналы из схемы коррекции старшего разряда и из схемы выдачи старшего разряда суммы поступают на схему переноса старшего разряда. Выходные сигналы последней управляют преобразователями кодов 1. Недостатком этого сумматора является низкое быстродействие, вследствие преобразования кодов операндов перед подачей их на матрицы элементов И, проведения коррекции перед шифровкой результатов операции, а также низкое быстродействие самой матрищл элементов И. . Наиболее близким к предлагаемому по технической сущности является

сумматор в коде М из N, младший разряд которого содержит блок вццачи результата, шифратор, матрицу элементов И, блок переноса и блок крнтроля, причем входы матрицы элементов И и блока контроля соединены со входными шинами устройства, выходы, матрицы элементов И соединены со входами шифратора и блока переноса, выходы шифратора и блока контроля соединены со входами блока выдачи результата. С выходов блока выдачи результата сигналы, как правило, поступают на регистр результата, выходы блока выдачи результата соединены с первой группой входов регистра резултата, вторая группа входов регистра резуль.тата соединена со входной шиной устройства, являющейся шиной Охредварительнрй установки в всех триггеров регистра результата, а выходы регистра результата соединены с выходными шинами устройства (2.

Недостатками данного устройства является сравнительно невысокое быстродействие из-за необходимости прохожде ния сигналов, соответствукицих резуль.тату выполненной операции, через блок |Выдачи результата и большие аппаратурные затраты на реализацию блока контроля и блока выдачи результата.

Цель изобретения - повышение быстродействия , а также сокращение аппаратурных затрат на его реализацию при предотвращении распростра- нения ошибочного результата операции с выходов регистра результата.

Поставленная цель достигается те что в сумматоре из N, со-, держащем регистр результата, шифратор, матрицу сложения и блок переноса, причем входы матрицы сложения соединены соответственно с входными шинами первого и второго операндов сумматора, выходы матрицы сложения соединены соответственно со входами шифратора и блока переноса, выходы регистра результата соединены с выходшл«и шинами сумматора, первая группа входов регистра результата соединена со входной шиной установки сумматора/ выходы шифратора соединены со второй группой вхо дов регистра результата.

На чертеже представлена блоксхема-сумматора в коде М из N.

Сумматор содержит регистр 1 результата, шифратор 2, матрицу 3 сложения и блок 4 переноса, выходы регистра 1 соединены с выходными шинами 5 устройства. Первая группа входов регистра 1 соединена со входной шиной установки б устройства-, являющейся шиной предварительной установки в i всех триггеров регистра 1, вторая группа входов регистра 1 соединена с выходами шифратора 2, выходы матрицы 3 сложения

соединены со входами шифратора 2 И блока переноса 4, входы матрицы 3 соединены со входными шинами 7 и 8 устройства.

Регистр 1 представляет собой группу из N триггеров, единичные входы которых образуют первую группу входов регистра 1, а нулевые - вторую группу входов регистра 1. Единичные выходы триггеров образуют группу выходов регистра 1. Шифратор 2 это группа из N многовходовых элементов ИЛИ, входы которых соединены с определенными входами шифратора 2, согласно выбранному алфавиту. Результат операции шифруется в коде, противоположном (по уровням напряжений) коду М из N. Количество входов элементов , где Р - основание системы счисления. Выходы элементов ИЛИ являются выходами шифратора 2. Матрица сложения представляет собой матрицу многовходовых элементов И. Количество входов элемента И равно 2 М. Входы элементов И матрицы 3 соединены с определенными шинами 7 кодов операндов согласно выбранному алфавиту. Шины 7 кодов операндов соединены со входами матрицы 3. Шины, объединяющие выходы элементов И, соответствующих одинаковым результатам операций, соединены с выходами матрицы 3. Блок 4 является группой из двух элементов ИЛИ. Р входов одного элемента ИЛИ соединены с 1-ми входами блока 4,0 . Этот элемент ИЛИ соответствует переносу нуля. Р-1 входов другого элемента ИЛИ соединены с входами блока 4, где . Этот элемент ИЛИ соответствует переносу еди ницы. Выходы элементов ИЛИ соединены с выходами блока 4.

Сумматор работает следующим образом.

Операнды в коде М из N постуПёцот на входыматрицы 3. Если поступают правильные кодовые слова операндов, срабатывает один из элементов И матрицы 3 и с его вьосода сигнал р.езультата поступает на один из входов блока 4 переноса и один из входов шифратора 2. С одного из выходов блока 4 переноса сигнал, соответствую1 , поступает в вы

щий

или

ходную шину, если рассматриваемый сумматор является частью многоразрядного устройства. С выхода шифратора 2 сигналы противоположные (по уровням напряжений) результату операции в коде М из N/поступают на нулевые входы триггеров регистра 1,предварительно установленных в единичное состояние. На выходах регистра 1 результата образуется кодовое слово, соответствующее результату операции в коде М из N .

Появление ошибочных кодовых слов операндов с меньшим, чем положено. количеством единиц приводит к отсутствию сигналов на всех выходах элементов 4 матрицы 3. Появление ошя бочных кодовых слов операндов с боль шим, чем положено, количеством еди ниц приводит к появлению на выходах элементов И матрицы 3 сразу нескольких сигналов, которые зафем шифруются в коде, обратном (по уровням напряжений) коду М из N, ши11 ратором 2 как результаты нескольких правильных операций, появившихся одновременно. Вследствие на выходах шифратора 2 появляется кодовое слово с большим, чем положено количеством единиц. Сигналы, соответствующие единицам этого кодового слова поступают на нулевые входы соответствующих триггеров (пред варительно установленных в единичное состояние) регистра 1. На выходах ре гистра 1 результата образуется кодовое слово с меньшим чем, положено, количеством единиц . Как уже отмечалось, такое кодовое слово не может быть далифровано как правильное и, следовательно, ошибка не получает дальнейшего распространения. Шифратор 2 не обязательно должен шифровать значение результата в коде обратном коду М из N. Шифрация может производиться и в прямом коде нулешдю входы триггеров регистра 1 должны быть в таком случае инверсными. Вместо матрицы 3 сложения можно использовать матрицу вычитания, ум ножения и т.д. Положительный эффект данного суыматора заключается в повышении.быстродействия не менее, чем на 25%, так как сигналы в нем до сформирования результата операции проходят через три блока, а в прототипе - через четыре, и в сокращении аппаратурных затрат за счет исключения блока контроля и блока выдачи результата. Формула изобретения Сумматор в коде М iis N содержащий регистр результата, шифратор, матрицу сложения и блок Лереноса, причем входы матрищл сложения соединены соответственно с входными IUHНсши первого и второго операндов сумматора, выходы матрицы сложения соединены соответственно со входами шифратора и блока переноса, выходы регистра результата соединены с выходиыми шинами сумматора, отличающийся тем, что, с целью повышения быстродействия и сокращения аппаратурных затрат, первая группа входов регистра результата соединена со входной иганой установки сумматора, выходы шифратора соединены со второй группой входов регистра результата. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР 259480, кл. G 06 F 7/50, 1968, 2.Авторское свидетельство СССР по заявке W 2681286/18-24, кл. G 06 F 7/50, 1978(прототип).

/E

Ш.

E38