Запоминающее устройство с автономным контролем Советский патент 1981 года по МПК G11C29/00 

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам на многоразрядных панелях памяти с использованием интегральных запоминающих микросхем па мяти со схемами обнаружения пакетных ошибок. Известно запоминающее устройство, содержащее блоки памяти, формирователи контрольных разрядов кода Хэмминга, формирователи проверочного сл ва, дещифратор одноразрядных ошибок, схему обнаружения двухразрядных ошибок 1 j. Недостатком указанного устройства является невозможность обнаружения многоразрядных пакетных ошибок, которые могут возникнуть при отказе многоразрядных панелей памяти, а также зависимость количества проверочных {)азрядов от количества информационных . Известно устройство для кодирования и декодирования циклических кодо при передаче информации по каналам связи, использующее постоянные запоминающие устройства (.ПЗУ) и сумматор. Устройство требует большой избыточности для обнаружения ошибок, а также большой емкости ПЗУ или большого времени на декодирование 2. Наиболее близким пр технической сущности и схемному решению является информационная память, состояп;ая из М модулей памяти по В разрядов в каждом модуле, устройство контроля, состоящее из В блоков контроля по четности и обнаруживающее ошибки при отказе модуля памяти, т.е. до В разрядов 3 . Недостатком указанного устройства являются излишние аппаратурные затраты за счет избыточности в контрольных разрядах при обнаружении многократных детерминированных ошибок, имеющих ассиметричный характер и возникающих при отказе многоразрядных паНелеи памяти, что приводит к снижению надежности устройства. Цель изобретения - снижение аппаратурных затрат и повышение надежности устройства. Указанная цель достигается тем, что в запоминающее устройство с автономным контролем, содержащее накопитель, первые входы которого являются информационными входами устройства, а вторые входа накопителя подключены к выходам первого формирователя контрольных разрядов, первые выходы накопители являются информа1 ионными выходами устройства, а вторые выходы накопителя подключены k первым входам блока контроля, вторые входы которого подключены к выходам второго формирователя контрольных разрядов, дополнительно введены первый постоянный на.копитель, входы которого подключены . к информационным входам устройства, а выходы - ко входам первого формирователя контрольных разрядов, и второй постоянньй накопитель, входы которого подключены к первым выходам накопителя, .а выходы - ко входам второго формирователя контрольных ра рядов. На чертеже представлена блок-схема предлагаемого запоминающего устро ства с автономным контролем. Предлагаемое устройство содержит накопитель 1, состоящий из МВ-разряд ных модулей памяти на интегральных запоминающих микросхемах, информационные входы 2, первый постоянный накопитель 3, первый формирователь контрольных разрядов 4, информационные выходы 5, второй постоянньш накопитель 6, второй формирователь контрольных разрядов 7 и блок контроля 8. Устройство работает следующим образом. С информационных входов 2 устройства на входы накопителя 1 поступает код числа, подлежащего записи в очередном цикле. Накопитель вьшолнен из М модулей памяти с разрядностью, равной В. Постоянный накопитель 3 вьшолнен также из М модулей и на каждый из модулей поступает группа разрядов соответствующая одному модулю накопителя 1. Число входов модулей постоянного накопителя 2 (они служат адресными входами) равно разрядности модут 74 лей накопителя 1, т.е. равно В. В связи с тем, что как для запоминающих микросхем, так и для модулей памяти характерен ассиметричный характер ошибок при возникновении отказов, то для всех слов, хранящихся в модуле постоянного накопителя 3, а их 2, достаточно иметь всего В1 различных комбинаций (Bl l- - logjB , где 1од В целая часть числа), если закодировать все 2 комбинации следующим образом: одна кодовая комбинация - 00...00 для всех комбинаций, со-00. держащих всего одну еди-00. ницу в коде из В разрядов - одна кодовая ком-01. бинация10. для всех комбинаций, содержащих две едини- 00. цы в коде из В разрядов одна кодовая комбинация - 11. и т.д. одна кодовая комбинация Т.е. для кода из В разрядов необходимо всего () комбинация для того, чтобы после отказа можно было бы обнаружить ошибку, кратностью до В разрядов в пределах одной панели памяти. Следовательно, разрядность , слова, хранящегося в модуле постоянного накопителя 3, определяется из выражения: В1 .1 + 1од., BJ . Полученные М групп по В1 разрядов с первого этапа кодирования поступают на первые формирователи контрольных разрядов 4, где производится второй этап кодировки по следуклцему алгоритму: первые разряды кодов из М модулей постоянного накопителя 3 поступают на 1-ый формирователь четности. Вторые разряды кодов из М модулей постоянного накопителя 3 поступают на 2-ой формирователь четности. И так далее. На В 1-ый формирователь с М модулей постоянного накопителя 3 поступают В1-ые разряды. Все В1-ые формирователи четности определяют четность поступивщих на их входы комбинаций, и затем полученные В1-ые разряды контрольного кода записываются в контрольные разряды накопителя 1. При этом количество контрольных разрядов, необходимых для обнаружения ошибок до В разрядов, каждого модуля . При декодировании информацион5ные разряды поступают на входы втор го постоянного накопителя 6 теми же группами, что и на входы первого по тоянного накопителя 3. Первый этап кодировки производится аналогично постоянному накопителю 3. Далее М групп по В1 контрольных разрядов по тупают на входы второго формировате контрольных разрядов 7, где аналоги но первому формирователю 4 производится определение В 1-го разряда, ко торые поступают затем на одну групп входов блока контроля 8, на другую группу входов которого поступают вы ходы контрольных разрядов накопителя 1, где и производится выработка сигнала ошибки, если коды не совпадают. Рассмотрим один из возможных кон ретных вариантов. Пусть . Тогда кодировка на первом постоянном нако пителе 3 может выглядеть так: 1.0000-000 2.0001 . 0010 0100-001 1000 3.. ООП 0110-010 1100 4. 1101-011 1110 .5. 111-100 Поскольку, учитывая характер оши бок в микросхемах памяти и модулях памяти, при отказе слово, принадлежащее одной группе, может перейти только в другую группу, то естест.венно, оно имеет другой контрольный код, который в формирователях четно ти соответствующих разрядов приводи к изменению t на О или наоборот, то при считывании она будет обнаруж на. 776 Применение изобретения пoзвoляet существенно снизить аппаратурные затраты, и тем самым и стоимость устройства за счет экономии контрольных разрядов. Так при 3-х контрольных разрядах могут быть обнаружены ошибки в панелях с В$7. При 4-х контрольных разрядах могут быть обнаружены ошибки в панелях с -и т.д. Кроме того, уменьшение количества контрольных разрядов ведет и к повьппению надежности работы устройства за счет снижения вероятности возникновения ошибок. Формула изобретения Запоминающее устройство с автономным контролем, содержащее накопитель, первые входы которого являются информационными входами устройства, а вторые входы накопителя подключены к выходам первого формирователя контрольных разрядов, первые выходы накопителя являются информационными выходами устройства, а вторые выходы накопителя подключены к первым входам блока контроля, вторые входы которого подключены к выходам второго формирователя контрольных разрядов, отличающееся тем, что, с целью снижения аппаратурных затрат и повышения надежности, оно содержит первый постоянный накопитель, входы которого подключены к информационным входам устройства, а выходы - ко входам первого формирователя контрольных разрядов, и второй постоянный накопитель, входы которого подключены к первым выходам накопителя, а выходы ко входам второго формирователя контрольных разрядов. Источники информации, принятые во внимание при экспертизе 1.Патент США № 3573728, кл. G 11 С 29/00, опублик. 1972. 2.Специализированные и комбинирот ванные вычислительные устройства. Межвузовский сборник научных трудов. Вып. ,6, Рязань, 1978, с. 1 14-119. 3.Патент Великобритании №1391976. кл. G 11 С 29/00, опублик. 1975 (прототип).