Запоминающее устройство с самоконтролем (его варианты) Советский патент 1984 года по МПК G11C29/00 

яы элементы И, первые входы которых соединены с выходом элемента ИЛИ вторые входы - с выходами второго преобразователя кодов, а выходы соединены с дополнительными входами мул типлексора. 3. Запоминающее устройство с само контролем, содержащее группы формиро вателей четности и формирователей контрольньк разрядов по нечетному мо дулю, блоки сравнения, первый и второй преобразователи кодов, мультиплексор, регистр числа и накопитель, одни из входов которого соединены с входами формирователей контрольнь1Х разрядов по нечетному модулю первой группы и являются информационньми входами устройства, выходы формирова телей четности первой группы и выходы формирователей контрольных разрядов по нечетному модулю первой группы соединены соответственно с другими входами накопителя, одни из выходов которого соединены с .входами формирователей контрольных разрядов по нечетному модулю второй группы и одними из информационных входов регистра числа, выходы которого являются информационными выходами устройства, одни из входов мультиплексора соединены с выходами первого блока сравнения и одними из входов первого преобразователя кодов, другие входы - с выходами первого преобразователя кодов, одни из входов которого- соединены с выходами второго блока сравнения, одни из входов которого соединены с выходами формирователей контрольных разрядов по нечетному модулю второй группы, одни из входов первого блока сравнения соединены с выходами формирователей четности второй группы, другие входы блоков сравнения подключены соответственно к другим выходам накопителя, отличающееся 1 4 тем, что, с целью повьшения, контро ля и надежности устрьйства, в него введены коммутатор, дешифратор и элемент ИЛИ, входы, которого соединены с выходами второго блока срав- i нения, а выход соединен с управляющим входом дешифратора, выходы которого соединены с управляющим входом регистра числа и являются управляющими выходами устройства, информационные входы дешифратора соединены с одними из выходов второго преобразователя кодов, входы которого соединены с одними из входов коммутатора и выходами первого блока сравнения, другие входы коммутатора соединены с другими выходами второго преобразотзателя кодов, а выходы коммутатора соединень с другими входами первого преобразователя кодов выходы мультиплексора соединены с другими информационными входами регистра числа, входы формирователей четности первой и второй групп соединены соответственно с одними из входов и выходов накопителя. 4.Устройство по п.З, о т л ичающееся тем, что, в него введены элементы И, входы которых соединены с выходами первого блока сравнения, а выходы - с дополнительными входами мультигщексора и дополнительными управляющими входами коммутатора и дешифратора. 5.Устройство по ПП.-1-4 о т л и- чающе е с я тем, что, в нем выходы формирователей четности первой и второй групп соединены соответственно с. дополнительными входами формирователей контрольных разрядов по нечетному модулю первой и второй групп, а один из выходов первого преобразователя кодов является дополнительным управляющим выходом устройства. .

1. Запоминающее устройство с самоконтролем, содержащее группы формирователей четности и формирователей контрольных разрядов по нечетному модулю, блоки сравнения, первый и второй преобразователи кодов, мультиплексор, регистр числа и накопитель, одни из входов которого соединены с входами формирователей контрольных разрядов по нечетному модулю первой группы и являются информационными входами устройства, вькоды фор- . мирователей четности первой группы и выходы формирователей контрольных разрядов по нечетному модулю первой группы соединены соответственно с другими входами накопителя, одни из выходов которого соединены с входами . формирователей контрольных разрядов по нечетному модулю второй группы и одними из информационных входов регистра числа, выходы которого являются информационными выходами устройства, одни из входов мультиплексора -соединены с выходами первого Яблока сравнения и одними из входов первого преобразователя кодов, другие входы мультиплексора соединены с выходами первого преобразователя кодов, другие входы которого соединены с выходами второго блока сравнения, одни из входов которого соединены с выходами формирователей контрольных разрядов по нечетному модулю второй группы, одни из входов первого блока сравнения соединены с выходами формиррвателей четности второй группы, другие входы блоков сравнения подключены соответственно к другим выходам накопи- теля-, отличающееся тем, что, с целью повыщения точности конт(Л роля и надежности устройства, в него введены дешифратор и элемент ИЛИ, входы которого соединены с выходами второго блока сравнения, а выход соединен с управляющим входом дешифратора, выходы которого соединены с управляющим входом регистра -числа и являются управляющими выходами устройства, информационные входы дешиф sl ратора соединены с выходами второго преобразователя кодов, входы котороVI го соединены с выходами первого блока сравнения, другие информационные ; входы регистра числа соединены с выходами первого блока сравнения, другие информационные входы регистра числа соединены с выходами мультиплексора, входы, формирователей четности первой и второй групп соединены соответственно с одними из входов и выходов накопителя. 2. Устройство по п.1, отличающее с я тем, что, в него введе

. .

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам со средствами повышения надежности на основе использования избыточного кодированиями .может быть использовано для повьш1ения надежности хранения информации при небольшом количестве избыточных разрядов. Известно запоминающее устройство (ЗУ) с коррекцией наиболее вероятных ошибок и обнаружением ошибок другой кратности,содержащее ,блок памяти с подключенными к нему средствами контроля с использованием кода Хэмминга lj . Однако в случае использования многоразрядных блоков памяти велика вероятность возникновения многократ ных ошибок при отказе блока памяти, вследствие чего устройство имеет низкую надежность из-за пропуска большого количества ошибок. Наиболее близким к изобретению является запоминающее устройство с самоконтролем, содержащее накопитель, входы которого подключены к в ходам первого блока формирования контрольных разрядов и первого форм рователя контрольных разрядов четности, вход которого соединен с выходом первого преобразователя кодов а выходы накопителя подключены к входам второго блока формирования контрольных разрядов и второго преобразователя кодов и одним из входо первого и второго блоков сравнения, выходы которых через третий преобра зователь кодов соединены с регистри рующим блоком, причем выход второго преобразователя кодов через второй формирователь контрольных разрядов четности: подключен к другому входу второго блока сравнения. .В устройст производится обнаружение многоразря ных модульных ошибок и имеется возможность указать номер отказавшего модуля памяти 2j, Однако в известном устройстве невозможно исправление ошибок, что снижает надежность устройства, так как введение контрольных разрядов без исправления ошибок снижает наде ность за счет введения дополнительных контрольных разрядов и дополнительной аппаратуры, хотя и повьшгает ся достоверность хранения информаци Кроме того, в известном устройстве для наиболее эффективного использования корректирующей способности корректирующего кода необходи мо использовать модули с разрядностью 7 бит. Однако на практике нет микросхем с такой разрядностью, а имеются микросхемы с разрядностью 4и8бит. Для построения 7-разрядны модулей необходимы дополнительные конструктивные усложнения, либо необходимо использовать только 4-разрядные микросхемы, что сказывается на эффективности устройства. Целью изобретения является повышение точности контроля и надежности устройства. Поставленная цель достигается тем, что согласно первому варианту в запоминшощее устройство с самоконт- ролем, содержащее группы формирователей четности и формирователей контрольных разрядов по нечетному модулю, блоки сравнения, первый и второй преобразователи кодов, мультиплексор, регистр числа и накопитель, одни из входов которого соединены с входами формирователей контрольных разрядов по нечетному модулю первой группы и являются информационными входами устройства, выходы формирователей четности первой группы и выходы формирователей контрольных разрядов по нечетному модулю первой группы соединены соответственно с другими входами накопителя, одни из выходов которого соединены с входами формирователей контрольных разрядов по нечетному модулю второй группы и одними из информационных входов регистра числа, выходы которого являются информационны- ми выходами устройства, одни из входов мультиплексора соединены с выходами первого блока сравнения и одними из входов первого .преобразователя кодов, другие входы мультиплексора соединены с выходами первого преобразователя кодов, другие входы которого соединены с выходами второго блока сравнения, одни из входов которого соединены с выходами формирователей контрольных разрядов по нечетному модулю второй группы, одни из входов первого блока сравнения соединены с выходами формирователей четносфи второй группы, другие входы блоков сравнения подключены соответственно к другим выходам накопителя, введены дешифратор и элемент ИЛИ, входы которого соединены с выходами второго блока сравнения, а выход соединен с управляющим входом дешифратора, выходы которого соединены с управляющим входом регистра числа и являются управляющими выходами устройства, информационные входы дешифратора соединены с выходами второго преобразователя кодов, входы которого 511 соединены с выходами первого блока сравнения, другие информационные входы регистра числа соединены с выходами мультиплексора, входы формирователей четности первой и второй групп соединены соответственно с одними из входов и выходов накопителя. Кроме того, в устройство введены элементы И, первые входы которых сое динены с выходом элемента ИЛИ, вторые входы - с выходами второго преобразователя кодов, а выходы соединены с дополнительными входами мультиплексора. Согласно второму варианту в запоминающее устройство с самоконтролем, содержащее группы формирователей чет ности и формирователей контрольных разрядов по. нечетному модулю,блоки Сравнения, первьй и второй преобразрватели кодов, мультиплексор, регистр числа и накопитель, одни из входов которого соединен с входами формирователей контрольньк разрядов по нечетному модулю первой группы и являются информационными входами устройства, выходы формирователей четности первой группы и выходы формирователей контрольных разрядов по нечетному модулю первой группы соеди нены соответственно с другими входам накопителя, одни из выходов которого соединены с входами формирователей контрольных разрядов по нечетному модулю второй группы и одними из информационных входов регистра числа, выходы которого являются информацион ными выходами устройства, одни из входов мультиплексора соединены с вы ходами первого блока сравнения и одними из входов первого преобразовате ля кодов, другие входы - с выходами пе.рвого преобразователя кодов, одни из входов которого соединены с выходами второго блока сравнения, одни из входов которого соединены с выходами формирователей контрольных разрядов по нечетному модулю второй группы, одни из входов первого блока сравнения соединены с выходами формирователей четности второй группы, другие входы блоков сравнения . подключены соответственно к другим выходам накопителя, введены комму- татор, дешифратор и элемент ИЛИ, вхо ды которого соединены с выходами второго блока сравнения, а выход сое динен с управляющим входом дешифрато ра, выходы которого соединены с управлягоцим входом- регистра числа и являются управляющими выходами устройства , информационные входы дешифратора соединены с одними из выходов второго преобразователя кодов, входы которого соединены с одними из входов коммутатора и выходами первого блока сравнения, другие входы коммутатора соединены с другими выходами второго преобразователя кодов, а выходы коммутатора соединены с другими входами первого преобразователя кодов, выходы мультиплексора соединены с другими информационными входами per iCTpa числа, входы формирователей четности первой и второй групп соеди-. нены соответственно с одними из входов и выходов накопителя. При этом в устройство введены элементы И, входы которых соединены с выходами первого блока сравнения, а выходы - с дополнительными входами мультиплексора и дополнительными управляющими входами коммутатора и дешифратора. Выходы формирователей четности первой и второй групп соединены соответственно с дополнительными входами формирователей контрольных разрядов по нечетному модулю первой и второй групп, а один из выходов первого преобразователя кодов является дополнительным управляю1 им выходом . устройства. На фиг.1-4 показаны структурные схемы ЗУ с самоконтролем по первому (фиг.1), модифицированному первому (фиг.2), второму (фиг.З) и модифицированному второму (фиг.4) вариантам на фиг.5 - формирование дополнительных модифицированных вариантов ЗУ с самоконтролем; на фиг.6 - пример реализации весового кодирования,на фиг.7 - таблица истинности дешифратора, на фиг.8 - структурная схема коммутатора; на фиг.9 - четыре варианта реализации второго преобразователя кодов и дешифратод)а и связей между ними; на фиг.10 и 11 - таблицы истинности второго преобразователя КОДОВ для вариантов устройства по фиг.1 и 2 (фиг.10) и для вариантов устройства по фиг.З и 4 (фиг.11). Запоминающее устройство с самоконтролем по первому варианту содержит (фиг.1) накопитель 1, состоягций из многоразрядных блоков 2 памяти, первую группу 3 формирователей четности, первую группу 4 формирователей контрольных разрядов по нечетному модулю. Накопитель 1 имеет входы 5-7 и выход 8. Устройство также содержит вторую группу 9 формирователей -четности, вторую группу 10 формирователей контрольных сигналов по нечетному модулю, регистр 11 числа, имеющий выход 12, мультиплексор 13, первый блок 14 сравнения, первый 15 и второй 16 преобразователи кодов, второй блок 17 сравнения, элемент ИЛИ 18. Накопитель 1 имеет выходы 19 и 20. Устройство также содержит дешифратор 21, имеющий выход 22. Запоминающее устройство с самоконтролем по модифицированному первому варианту дополнительно содер жит (фиг.2) элементы И 23. Запоминающее устройство с самоконтролем по второму варианту содержит (фиг.З) накопитель 1, состоящий из многоразрядных блоков 1 памяти, первую 3 и вторую 9 группы формирователей четности, первую 4 и вторую 10 группы формирователей контрольных разрядов по нечетному модулю, регистр 11 числа, мультиплексор 13, первый 15 и второй 16 преобразователи кодов, первый 14 и второй 17 блоки сравнения, элемент ИЛИ 18, дешифратор 21 и коммутатор 24. Накопитель имеет входы 5-7 и выходы 8,19 и 20. Регистр tl и дешифратор 21 имеют соответственно выходы 12 и 22. Запоминающее устройство с самокон ролем по BTopo iy модифицированному варианту дополнительно содержит элементы И 23 (фиг.4). Выходы формирователей четности первой 3 и второй 9 групп могут быть соединенысоответственно с дополните ными входами формирователей контрольных разрядов по нечетному модулю первой 4 и второй 10 групп (фиг.5) при этом один из выходов первого пре образователя 15 кодов является допол нительным управляющим входом 25 устройства. , Таким образом, могут быть получе ны четьфе дополнительных модифицированных варианта запоминающего уст ройства с самоконтролем. Формирователи 3 и 9 четности мог быть построены на основе интегральн микросхем (ИМС) типа К133ИП2. Построение формирователей 4 и 10 контрольных разрядов по нечетному модулю известно. Так на сумматорах по, модулю два может быть построен форМИрователь по модулю семь. Пример реализации связей весового кодирования приведен на фиг.6. По такой функциональной схеме могут быть , реализованы формирователи 4 и 10 вариантов по фиг.1 и 3. Для вариан- тов по фиг.2 и 4 реализация отличается тем, что каждый вес присваивается не 8, а 16 разрядам одного 16-раз-: . рядного блока 2 памяти. Количество блоков 2 памяти во всех случаях не превосходит семи и определяется выбранным нечетным модулем. Для другого нечетного модуля можно взять другое количество блоков памяти. Блоки 14 и 17 сравнения могут бытьвыполнены на основе двухвходовых схей сравнения типа К133ЛЦ5, поскольку блоки 14 и 17 осуществляют поразряд ное сравнение кодов, поступающих на i их входы. Преобразователи 15 и 16 кодов могут быть выполнены на основе постоян ного запоминающего устройства (ПЗУ) и реализованы с помощью ИМС типа К556РТ4. Конкретная реализация дешифратора 21 может бытрь выполнена на элементах И, ИЛИ, НЕ по таблице истинности (фит.7). Коммутатор 24 (.8) для варианта по фиг.З может быть выполнен на 6 коммутаторах типа К133КП7. Входы 2 и 3 по ПЗУ (нсжера соответствующих выходов преобразователя 16) совпадают с нумерацией, приведе.иной в таблице истинности дпв дешифратора 21 (фиг.7), а именно: 2-ПЗУ2 3-ПЗУЗ. Коммутато) управляют двоичнЧымн кодами (пропускают ту или иную группы из шести разрядов на вход первого преобразователя 15). На фиг.9 представлены четыре варианта (соответственно для фиг.1 и 4) реализации преобразователя 16 и де- шифратора 21 для понимания связей между ними и другими блоками устройства. Дополнительные (другие) выходы пре- образователя 16 (варианты по фиг.З и 4) это по существу часть его выходов, хотя на фиг.З. и 4 и в формуле изобретения они представлены отдельно.. Поясним отличия, которые вносят , дополнительные модификации предложенных вариантов Сфиг.5). Так, для первого варианта (фиг.1) разрядность кода числа не может превосходить 48бит. Восемь бит отводит ся для контрольных разрядов четности Поскольку их значительно больше, чем контрольных разрядов по нечетному МОДУЛЮ (в,случае вариантой по фиг.2 и 4), то целесообразно считать, что вероятность возникновения ошибки в Них значительно больше, чем в контрольных разрядах, хранящих вычет числа. Тогда 8 контрольных разрядов (которые поступают по входу 6 накопителя) поступают и на дополнительные входы формирователей 4 (фиг. 5). По существу их с.весом подключают вместо разрядов 48-56. Аналогично 10. Посколь и для формирователей 9 i ку в этом случае место седьмого блока памяти как бы занимают контрол ные разряды, то с выхода преобразователя 15 необходимо один из выходов ;(один из 7), определяющий место 7-го блока, сделать, управляющим. Тогда появление сигнала на этом выходе будет означать ошибку в контрольных разрядах четности. Это позволяет упростить дешифратор 21 - можно исключить элементы, вырабатывающие признак по второй строке таблицы на фиг.7. Этот вариант целесообра-зен в тех случаях, когда разрядная сетка невелика, и,кроме того, для вариантов, представленных не. фиг.2 и 4, поскольку в этих случаях максимально возможная разрядность кода числа 112 бит - даже для 16-раз (рядных блоков.Слишком велика. Формирователи четности 3 и 9 в этом случае имеют по 6 входов, или исключают ся входы 49-56. Запоминающее устройствос самоконт ролем работает следующим образом. В режиме записи на входы накопите ля 1 и формирователи 3 и 4 поступают коды чисел, подлежащие записи в очередном цикле записи. Сформированные в формирователях 3 и .4 две группы контрольных кодов совместно с информационными разрядами по входам 6 и 7 накопителя поступают и записьшаются в контрольные разряды накопителя 1. В режиме записи все,варианты уст.ройства (кроме дополнительных модифи каций) работают аналогично. Дополнительные модификации отличаются дополнительной сверткой сигналов четности в формирователях по нечетному модулю. При считывании с выходом 8 накопителя 1 информационные разряды постуйают в регистр 11 и на входы формирователей 9 и 10. На их выходах вырабатываются контрольные коды, которые поступают на один из входов соответствующих блоков 14 и 17, на другие входы которых поступают соответствующие группы контрольных разрядов, хранившиеся в накопителе 1 . В блоках 14 и 17 происходит поразрядное сравнение двух групп контрольных кодов. С выходов блоков 14 и 17 коды сравнения или неСравненик поступают на другие блоки устройства. При этом, если на выходах блоков 14 и 17 нули, то ошибок и устройстве нет, если на одной из схем нули, а на другой нет, то это значит, что имеется ошибка в тех контрольных разрядах, которые ненулевые. В данном случае вырабатывается соответствующий признак ошибки на выхЪде 22 устройства с помощью дешифратора 21 и сигналов, поступающих на его входы с соответствующих блоков. Если на выходах обоих блоков 14 и 17 сравнения нет нулевых ко-, дов, то это означает, что имеется отказ в информационных разрядах (здесь и далее предполагается Пуассоновскйй характер возникновения отказов) . При этом возможны две ситуации: имеется исправляемый отказ и неисправляемый отказ, когда 7 и 8кратные ошибки.Сортировку ошибок по кратности во всех вариантах осуществляет блок 16. Причем в вариантах по фиг.2 и 4 дополнительно для этих целей используется дешифратор элемента И 21 и 23. Работает блок 16 по сортировке отказов на таблицы истинности, (фиг.7 или фиг.11). На выходе преобразователей 15 и 16 образуются сигналы, дешифрация которых в блоке дешифратора 21 обеспечивает выработку соответствующих управляющих сигналов, информирующих о состоянии устройства. Вместе с тем в преобразователе 15 производится выработка номера отказ-авшего блока памяти на основе однозначного соответствия между величиной изменившего модуля, количеством возникших ошибок и номером отказавшего 1111 блока 2 памяти. Нет никаких отличий от работы известного устройства в выработке номера отказавшего разряда При этом в дополнительных модификациях вариантов (фиг.5) выход с прейбразователя 15 указьюает на отказ разрядов четности. В мультиплексоре 13 осуществляется подключение отказавших разрядов (они определяются в блоке 14 сравнения) в те разряды кода числа, которые соответствуют отказавшему блоку памяти, номер этого отказавшего блока поступает из блока 15. При этом для вариантов по фиг.2 и 4 необходи МО определить еще одну из двух групп разрядов, в которых необходимо произвести исправление из всей совокупности в 16 разрядов. Это делается .с помощью элементов 23, которые стробируют мультиплексор 13. При разрешающем потенциале с дешифратора 21 производится коррекция ошибок в регистре 11. Исправный код поФиг.1 ступает на выход 12 устройства и сопровождается при необходимости сигналом управления по одному из выходов 22. Для вариантов по фиг.З и 4 имеются следующие отличия. Выходы блока 14, информирующие о том, в, каком разряде кода числа произошли ошибки, поступают на вход блока 15 через коммутатор 24, что позволяет на 25% сократить его емкость. При этом по сравнению с вариантами по фиг.1 и 2, некоторая часть исправляемых дшибок будет переведена в разряд обнаруживаемых. Технико-экономическое преимущество предлагаемого устройства заключается в том, что в нем обеспечивается- исправление многократных ошибок, но только наиболее вероятных, что позволяет повысить надежность и значительно сократить количество дополнительных разрядов и дополнительной аппаратуры.

Фиг.2

;z

П

Фаг.З

ai

ФигЛ

Л

г

N

I I

22

SKOKU

дИю.цпгз,

-I

n

J

Фиг.5 На kbiO SA. 2 1-8P Ha Z-ou FHy Ha 3-ui{ (7-гчр)) Ha 4-bii 23-5Zp Wo 5-ыа Ha 6-oa Ч1-Ч8Р Ha 7-ou 3-56p

Таблица истинности дешифратора 21 .(cpuz,2,5,if)

X - О ила /

Тс длица истинности дешифратора ((риг.1,г)

Фиг.7

Фиг.8 Вы)(оды Адресные бмды числа ПЗУПЗУ Лля варианта по (иг. /

0

/г/бр

ОтдлМ

Ш

16

(7т бл/

Л 5л 2 (7/л й(7. W Для варианта по фиг. 3

К 5л 2 Для Варианта по (ригЛ

Фиг.З От 5л Л

2/ П к бл. 11

ИМС ПЗУ

1 г 3 м 5 б 7 8

00000000

т о Т г

0000001 о

10000000

оТ Го т оТ Г

11 о о о о о о

т оТ о м Т It i о о о о о

1)Т Ti Т Т

. Выпады ИМС пза

г

О о

Фиг.10