Выделитель комбинации цифровых сигналов Советский патент 1981 года по МПК H04Q1/32 

(54) ВЫДЕЛИТЕЛЬ КОМБИНАЦИИ ЦИФРОВЫХ СИГНАЛОВ

1

Изобретение относится к связи и может использоваться в приемных устройствах для обнаружения комбинации двоичных сигналов известного вида при неизвестном моменте ее прихода.

Известен выделитель комбинации цифровых сигналов, содержащий последовательно соединенные первый .элемент НЕ, блок циклического сдвига и блок сравнения, а также первый элемент И, первый вход которого соединен с входом первого элемента НЕ и вторым входом блока циклического сдвига сигналов, третий вход которого соединен с вторым входом первого элемента И, выход которого соединен с блоком циклического сдвига эталонных сигналов, выход которого соединен, с ВТОРЫ1И входом блока сравнения 1 .

Однако известный выделитель комбинации имеет сравнительно невысокую точность выделения.

Целью изобретения является повышение точности выделения.

Для этого в выделитель введены последовательно соединенные формирователь команды сдвига, второй элемент НЕ, блок циклического сдвига

сигналов маски, второй элемент И, суммирующий счетчик и дешифратор,второй вход которого соединен с выходом порогового регистра, причем третий вход дешифратора соединен с третьим входом блока циклического сдвига сигналов , первый вход которого соединен с вторым входом суммирующего счетчика, причем второй вход элемента И

10 соединен с выходом первого элемента И и вторым входом блока циклического сдвига сигналов маски, третий вход которого соединен с вторым входом блока циклического сдвига ёталонных

15 сигналов и выходом формирователя команды сдвига, вход которого соединен с первым входом первого элемента И, при этом выход второго элемента НЕ соединен с третьим вхбдом блока цик20лического сдвига эталонных сигнгшов, а выход блока сравнения соединен с третьим входом второго элемента И.

На чертеже приведена структурная электрическая схема предложенного вы25делителя .

Выделитель комбинации цифровых сигналов содержит блок 1 циклического сдвига сигналов, блок 2 циклического сдвига эталонных сигналов,

to блок 3 циклического сдвига сигналов маски, блок 4 сравнения, первый элемент И 5, суммирующий счетчик 6, дешифратор 7, пороговый регистр 8, пер вый элемент НЕ 9, второй элемента И 10, формирователь 11 команды сдвига и второй элемент НЕ 12. На чертеже показан также вход 13 принимаемого сигнала, вход 14 тактовых импульсов, вход 15 команд рециркуляции, вход 16 эталонного сигнала, вход 17 сигнала маски) вход 18 команды ввода эталона и маски и выход 19 выде. лителя. Устройство работает следующим образом. Принимаемый двоичный сигнал в виде последовательности элементарных посылок длительностью (-о поступает по входу 13 на блок 1. Команда рециркуляции и тактовые импульсы от устройства синхронизации (на чертеже не показано) поступают соответственно по входам 15 и 14 на соответст вующие входы блока 1. При наличии ко мандь.ввода эталона и маски, поступающей по входу 18, формирователь 11 выделяет одиночную команду рециркуляции, поступающую непосредственно и через второй элемент НЕ 12 на соответствующие входы блоков 2 и 3. Первый элемент И 5 выдает на вход блока 2 и второй вход блока 3 тактовые, импульсы, число которых за время 1 на единицу меньше числа импульсов, поступающих с входа 14 на блок 1. В течение времени рециркуляции на входе 13 действует сигнал запрета, при отсутствии команды ввода эталона и маски сигнал запрета действует на входах 16 и 17, и под действием N тактовых импульсов, следующих с частотой, в N+1 раз большей частоты при нимаемого сигнала, осуществляется синхронный циклический сдвиг (рецир куляция) данных, хранящихся в блоках 1 - 3. Блок 4 сравнивает биты принимаемого сигнала и эташонной ком бинации, формирует сигнал логической Ч при совпадении и логического О при несовпадении значений сра ниваемых битов. Второй элемент И 10 блокирует поступление сигналов сравнения на вход суммирующего счет чика 6 при появлении на выходе блока 3 бита, соответствующего неинформационной позиции. В результате конце времени анализа суммирующий счетчик б содержит число, равное чи лу совпадений бит эталонной комбина цйи и принимаемого сигнала на инфор мационных позициях базы анализа. Ес ли в процессе накопления число в су мирующем счетчике 6 становится рав-ным числу в пороговом регистре 8, т дешифратор 7 формирует сигнал об об наружении комбинации, В течение в емени записи рецирку ляция запрещена, и в блок 1 записывается бит принимаемого сигнала с о новременным продвижением содержимого блока 1 на один бит тактовым импульсом, проступающим в момент записи по входу 14. В это же время сигнал с выхода первого элемента НЕ 9 устанавливает в ноль суммирующий счетчик 6. Далее процессы повторяются. Для ввода эталонной и маскирующей комбинаций на вход обнаружителя по входу 18 подается команда ввода эталона и маски, задающая выделение одиночной команды рециркуляции формирователем 11. При этом блоки 2 и 3 переводятся в режим записи данный и запрещения рециркуляции благодаря наличию одиночной команды рециркуляции на втором и третьем входах блоков 2 и 3 соответственно и инвертированной одиночной команды рециркуляции, поступающей с выхода второго элемента НЕ 12 на соответствующие входы блоков 2 и 3. Данные с входов 16 и 17 записываются в блоки 2 и 3 соответственно с помощью N тактовых импульсов, действующих во время одиночной команды рециркуляции. При записи этих данных могут считываться под действием управляющих импульсов с вы хода первого элемента И 5. Одновременно с записью происходит также сравнение принимаемой и эталонной комбинаций, так как блок 1 рециркулирует, а эталонная и маскирующая комбинации последовательно вытесняются записываемыми данными на соответствующие входы блока 4 и второго элемента И 10. Предложенный выделитель комбинаций цифровых сигналов позволяет обнаружить комбинации любой длительности и сокращает время перестройки с одного вида комбинаций на новый вид, Формула изобретения Выделитель комбинации цифровых сигналов, содержащий последовательно соединенные первый элемент НЕ, блок циклического сдвига сигналов и блок сравнения, а также первый элемент И, первый вход которого соединен с входом первого элемента НЕ и вторым входом блока циклического сдвига сигналов, третий вход которого соединен с вторым входом первого элемента И, выход которого соединен с блоком циклического сдвига эталонных сигналов, выход которого соединен с вторъал входом блока сравнения, отличающийся тем, что, с целью повьянения точности выделения, введены последовательно соединенные формирователь команды сдвига, второй элемент НЕ, блок циклического сдвига сигналов маски, второй элемент И, суммирующий счетчик и дешифратор, второй вход которого соединен с выходом порогового регистра, причем третий вход дешифратора соединен с третьим входом бдока циклического сдвига сиг|налов, первый вход которого соединеи

с вторым входом суммирующего счетчика, причем второй вход второго элемента И соединен с выходом первого элемента И и вторым входом блока циклического сдвига сигналов маски, третий вход которого соединен с вторым входом блока циклического сдвига эталонных сигналов и выходом формирователя команды сдвига, вход которого соединен с первым входом первого элемента И, при этом выход второго элемента НЕ соединен с третьим входом блока циклического сдвяга эталонных сигналов, а выход блока сравнений соединен с третьим входом второго элемента И.

Источники информации, принятые во внимание при экспертизе 1. Патент США I 3604911,кл. 235181, опублик. 1972 (прототип).