Устройство для вычисления функций Советский патент 1982 года по МПК G06F7/544 

(54) УСТРОЙСТВО ДЛЯ ВЬИИСЛЕНИЯ ФУНКЦИЙ

1

Изобретение относится к вычислительной технике и может быть использовано как в качестве автономного функционального преобразователя,так и в качестве периферийного устройства специализированных универсальных ЦВМ для вычисления функций.

К функциональным преобразователям, работающим в составе ЦВМ,обычно предъявляется комплекс требований: высокие быстродействие иточность вычислений, вычисление нескольких функций.

Известен процессор для вычисления элементарных функций табличного типа на основе постоянного запоминающего устройства (ПЗУ), в состав которого входит регистр аргумента, в качестве которого используется регистр числа ПЗУ l3Подобные устройства отличаются предельно высоким быстродействием, однако, как правило, при работе с аргументом, содержащим 16-20 двоичных разрядов, объем ПЗУ становится недопустимо большим. В ряде случаев, в частности в современных универсальных ЦВМ общего назначения, необходимо вычисление функции со значительно большей точностью (50-60 двоичных разрядов).

Наиболее близким к предлагаемому по технической сущности является устройство, содержащее входной регистр, на первую группу входов которого подается аргумент, первая группа выходов входного регистра связана с первой группой входов

10 множительного устройства, вторая группа выходов входного регистра связана с входами ПЗУ, в котором хранятся значения узловых точек функции, сумматор, первая группа входов

15 которого связана с выходами мнохштельного устройства, вторая группа входов множительного устройства связана с выходами второй группы вентилей, выходы сумматора соединены

20 с первой группой входов регистра функции, выходы ПЗУ связаны с входами второй группы вентилей, регистр функции, выходы которого соединены с первой группой входов первой

25 группы вентилей, второй группой входов выходного буфера, выходной буфер, выход которого соединен с входом ЦВМ, блок -управления, выходы которого связаны с входами регистра функции,первой второй группы вентилей, выходного регистра, выходно го буфера С 2 . Недостатком известного устройств является ограниченный класс решаемых задач, т.е. возможность вычислять только одну функцию у In (14-х) В известном устройстве функция Ind+x) аппроксимируется отрезком ряда Тейлора, который вычисляется по схеме Горнера: РСХ)--ЦиОЛХ Ъ4)),1)ДХч-Ъ,) где F(x) - вычисляемая функция; дх - разность между значениями аргумента и ближайшим целым числом; - узловые точки. Выполнение действий по формуле (1) для нахождения значения Ftx) происходит последовательно, т.е. сначала вычисляется произведение О- ДХ затем сумма 0-Дх+Ь; и т.д. (т,е. представляет собой итерационный процесс). Следовательно, время вычисления функции в прототипе: - сл- t - время выполнения операции умноженияt- - время выполнения операции сложения; tgyp- время выборки из ПЗУВ общем случае такой способ вычисления функции требует число умножений и сложений равными старшей степени многочлена. В вычислительных машинах Единой серии (ЕС ЭВМ) вычисления осуществляются с точностью 2 . Подобная точность типична для современных универсальных ЭВМ высокой производи тельности. Вычисление функции 1п(1+х) с точ ностью 2, аппроксимируя ее рядом Тейлора, требует уже в середине интервала (0,1) не менее 54-х членов в случае функции arctg х необходимо 27 членов ряда Тейлора. Поэтому вре мя вычисления обеих функций станови ся недопустимо большим, если следовать алгоритмам, применяемым в известном устройстве. Следовательно,в целом известное устройство не удовлетворяет требованиям, предъявляемы к функциональным преобразователям, которое предназначены для работы в составе универсальной ЦВМ. Цель изобретения - расширение класса решаемых задач за счет возможности вычисления функции как у 1п(1+х), так и функции y-arctg Поставленная цель до1стигается . тем, что в устр,ойство, содержгщее регистJ : аргумента, первый блок пгцля ти, сумматор и регистр результата, причем входы разрядов первой группы регистра аргумента являются входом устройства, выходы разрядов первой группы регистра аргумента соединены с входами первого блока памяти,первая группа выходов сумматора соединена с входами регистра результата, выходы которого являются выходами устройства, дополнительно введены блок умножения, второй блок памяти и блок управления, выходы которого с первого по шестой соединеньа соответственно с управляющими входами регистра аргумента, первого блока памяти, сумматора, второго блока памяти, блока умножения и регистра результата, входы разрядов второй и третьей группы регистра аргумента соединены соответственно с выходами блока умножения и первой группой выходов сумматора, выходы разрядов первой и второй группы регистра аргумента соединены соответственно с первыми входами сумматора и блока умножения, вторые входы которых соединены с выходами первого блока памяти, третий, четвертый и пятый входы сумматора соединены с выходами соответственно регистра результата, второго блока памяти и блока умножения, третьи входы которого соединены со второй группой выходов сумматора и входами второго блока памяти. Кроме того, блок управления содержит входной и выходной регистры, шестнадцать элементов И и четыре элемента ИЛИ, причем первый выход входного регистра соединен с первыми входами первого и второго элементов И, второй выход входного регистра соединен с первыми входами третьего и четвертого элементов И, тре-. тий выход - с первым входом пятого элемента И, четвертый - с первым входом шестого элемента И, пятый С первыми входами седьмого и восьмого элементов И, шестой - с первыми входами девятого и десятого элементов И, восьмой - с первым входом двенадцатого элемента И, девятый - с первым входом тринадцатого элемента И, десятый - с первым входом четырнадцатого элемента И,одиннадцатый с первыми входами пятнадцатого и шестнадцатого элементов И, вторые входы элементов И являются входами блока управления, выходы первого и второго элементов И соединены с первыми входами первого и второго элементов ИЛИ, вторые входы которых соединены с выходами двенадцатого и пятнадцатого элементов И соответственно, третий вход второго элемента ИЛИ соединен с выходом девятого элемента И, первый и второй входы третьего элемента ИЛИ соединены с выходами шестого и тринадцатого элементов И соответственно, входы четвертого элемента ИЛИ соединены с выходами десятого и шестнадцатого эле ментов И соответственно, входы с первого по одиннадцатый выходного регистра соединены соответственно с выходами первого элемента ИЛИ,второго элемента ИЛИ, четвертого элемента И, пятого элемента И, третьег элемента ИЛИ, восьмого элемента И, четвертого элемента ИЛИ, одиннадцатого элемента И, третьего элемента И, седьмого элемента И и четырнадцатого элемента И, выходы выходного регистра являются выходами блока управления и соединены с входами входного регистра. На фиг.1 представлена блок-схема устройства; на фиг. 2 дана схема блока управления. Устройство содержит регистр 1 аргумента, блок 2 памяти, сумматор блок 4 памяти, блок 5 умножения, регистр 6 результата, блок 7 управления, регистры 8 и 9, элементы И 1 и ИЛИ 11. Аргумент в форме с фиксированной запятой, содержащий п разрядов х(,х ,Х2. . .х , представим в виде двух частей (сегментов): . X, О , х XjL . . . X ,0 О О ,ООО...Ох х 2-- EмW+x),+X2Ьev.IU+)()(i ;i),Mlvi(H-i). Подобное преобразование при нео ходимости повторяется, но в качест аргумента принимается величина 1 + . В общем виде формула (2) i + x записывается так: 1п(1+х) S n(l+4i ) + 3 X .- первый сегмент после i преобразований;- второй, сегмент после i -преоб разований. Аналогично для функции arctg х имеем: aKitg-X av-ctg-Cx +Хг) QfCtgX - , Уа( (4X,(X,.Xi). в общем виде формула (4) выглядит так: + arctg X arctg X S arctg x -«--1 -первый сег мент аргум та после 1 преобразований / xa.-i---. -второй сег ,1-Z 2,V- мент аргум та после i преобразований. Число преобразований в обоих случаях уменьшается выбором величины xi . Целесообразно принимать х /8 , что соответствует числу адресных входов современных полупроводниковых постоянных запоминающих устройств. Применение описанных алгоритмов позволяет дополнительно увеличить быстродействие предлагаемого устройства по сравнению с известным, так как каждое последукл ее преобразование величины - или T-V-- происходит с разряд 1,-1-Л 2.4--1 ностью, меньшей на х . Устройство работает следующим образом. J. Вычисление функции arctg х. Аргумент в форме; с фиксированной запятой поступает на регистр 1 аргумента, где разделяется на сегменты Xj. Сегмент х поступает на входы первого блока 2 памяти и, кроме того, вместе с исходным аргументом X на блок 5. Результат умножения х на X поступает на- суглматор, где складывается с единицей и передается на блок 5, для выполнения деления x,j на () . Параллельно с работой блока 5 из первого блока 2 памяти выбираетсявеличина arctg х и поступает на сумматор 3. Результат деления х на () поступает на регистр 1 аргумента со сдвигом на величину сегмента x-i . Величина arctg х на сумматоре 3 складывается с величинами, хранящимися на регистре 6 результата. На этом цикл работы устройства заканчивается. Если величина . больше величины сегмента х, то описанные действия повторяются. При этом на регистре 6 результата хранятся промежуточные сумК-1мы вида V arctg х ., которые полуо- I, чаются на сумматоре 3; i - число циклов работы устройства. В конце работы на регистре 6 результата хранится окончательный результат. II. Вычисление функции Iп( И-х). Аргумент поступает на регистр 1 аргумента , где разделяется на сегменты х и x/L .Сегмент х передается на сумматор 3 для сложения с .единицей. Сегмент х/ сразу же направляется на вход блока 5. Величина (1+х) с выхода сумматора 3 поступает на .вход блока 5,где начинается процесс деления х на (1+х,). Параллельно С делением из второго блока 4 памяти выбирается величина 1п(1+х), которая поступает на вход сумматора 3,где складывается с содержимымрегистра 6 результата. На регистре 6 результата для уменьшения объема оборудования хра нятся промежуточные результаты 1п(1+х. I:а в конце работы устройства фиксируется конечный результат. Результат деления х а. на (1+х ) поступает на сумматор 3 и складывается с единицей. Полученная сумма пе редается на регистр 1 аргумента со сдвигом на величину х. На этом цикл работы устройства заканчивается Если величина 1+: больше величины х, то описанный выше цикл работы повторяется еще необходимое число раз, В общем случае число циклов работы равно - число разрядов исходного аргумента х; п - число разрядов первого сег мента X.. В первом блоке 2 памяти хранятся величины arctg х , а во втором бло ке 4 памяти величины 1п(. Устройство построено на современной элементной базе - интегральных микросхемах средней степени интеграции, серии ИС-500. Предлагаемое устройство имеет более широкие функциональные возможности, так как способно вычислять функции 1п(1+х) и arctg X. При этом общий объем оборудования составляет 6500 корпусов, точность вычислений 2, быстродействия: для функции In(H-x) 3,8 мкс, для функции arctg х 6,2 мкс. Предлагаемое устройство можно использовать в качестве периферийного процессора для вычисления функций 1п(1+х) и arctg х в составе вычислительной системы ЕС-1065. Формула изобретения 1. Устройство для вычисления функций, содержащее регистр аргумента, первый блок памяти, сумматор и регистр результата, причем входы разрядов первой группы регистра аргу мента являются входом устройства,выходы разрядов первой группы регистра аргумента соединены с входами первого блока памяти, первая группа выходов сумматора соединена с входами регистра результата, выходы которого являются выходами устройства, отличающееся тем, что,с целью расширения класса решаемых задач за счет возможности вычисления функции как у 1п{1+х) так и у - arctg X, в него введены блок умножения, второй блок памяти и блок управления, выходы которого с первого по шестой соединены соответственло с управляющими входами регистр аргумента, первого блока памяти,сумматора, второго блока памяти, блока умножения и регистра результата,входы разрядов второй и третьей групп регистра аргумента соединены соответственно с выходами блока умножения и первой группой выходов сумматора-, выходы разрядов первой и второй группы регистра аргумента соединены соответственно с первыми входами сумматора и блока умножения, вторые входы которых соединены с выходами первого блока памяти, третий, четвертый и пятый входы сумматора соединены с выходами соответственно регистра результата, второго блока памяти и блока умножения, третьи входы которого соединены со второй группой выходов сумматора и входами второго блока памяти. 2. Устройство по п.1, о т л ичающееся тем, что блок управления содержит входной и выходной регистры, шестнадцать элементов И и четыре элемента ИЛИ,причем первый выход входного регистра соединен с первыми входами первого и второго элементов И, второй выход входного регистра соединен с первыми входами третьего и четвертого элементов И, третий выход - с первым входом пятого элемента И, четвертый с первым входом шестого элемента И, пятый - с первыми входами седьмого и восьмого элементов И, шестой - с первыми входами девятого и десятого элементов И, восьмой - с первым входом двенадцатого элемента И, девятый - с первым входом тринадцатого элемента Н, десятый - с первым входом четырнадцатого элемента И, одиннадцатый - с первыми входами пятнадцатого и шестнадцатого элементов И, вторые входы элементов И являются входами блока управления, выходы первого и второго элементов И соединены с первыми входами первого и второго элементов ИЛИ, вторые входы которых соединены с выходами двенадцатого и пятнадцатого элементов И соответственно, третий вход второго элемента ИЛИ соединен с выходом девятого элемента И, первый и второй входы третьего элемента ИЛИ соединены с выходами шестого и тринадцатого элементов И соответственно, входы четвертого элемента ИЛИ соединены с выходами десятого и шестнадцатого элементов И соответственно, ходы с первого по одиннадцатый выходного регистра соединены соответственно с выходами первого элемента ИЛИ, второго элемента ИЛИ, четвертого элемента И, пятого элемента И, третьего элемента ИЛИ,восьмого элемента И, четвертого элемента ИЛИ, одиннадцатого элемента И, третьего элемента И, седьмого элемента И и четырнадцатого элемента И,