Устройство для формирования тестов Советский патент 1993 года по МПК G06F11/26 

Изобретение относится к информационной и вычислительной технике и может быть использовано для формирования тестовых последовательностей в процессе контроля, настройки и диагностирования неисправностей цифровых устройств.

Известно устройство для контроля цифровых устройств, содержащее мультиплексор, блок памяти, счетчик, группу элементов И, сумматор по модулю два и регистр сдвига,

Недостатками этого устройства являются сложность конструкции и настройки, уз-. кая область применения и невысокая достоверность диагностирования.

Наиболее близким по технической сущности к заявленному является устройство для контроля цифровых устройств, содержаг щее мультиплексор, блок памяти, формирователь импульсов, блок сравнения, элемент

И-НЕ, группу элементов И, сумматор по модулю два и регистр сдвига.

Недостатками такого устройства являются узкая область применения, невысокая достоверность работы и сложность настройки, так как данное устройство не позволяет организовать работу с произвольными кодовыми словами для каждого полинома, работает с фиксированными полиномами; при переходе от одной запрещенной комбинации возможно попадание на другую запрещенную комбинацию, от которой нет защиты; необходимо также предварительно рассчитывать для выявления запрещенных слов все предыдущие слова за несколько тактов до их появления,

Цель изобретения - расширение области применения и повышение достоверности работы устройства.

XI

Ю

ел

4 О Ю

Поставленная цель достигается тем, что в устройство для формирования тестов, содержащее блок памяти запрещенных комбинаций, блок памяти исходных данных, формирователь псевдослучайных чисел, первый счетчик адреса, первый блок сравнения, первый мультиплексор, элемент 1/1- НЕ и первый формирователь импульсов, вход которого является первым входом записи устройства, и соединен с входом записи блока памяти запрещенных комбинаций, группа адресных входов которого подключена к группе разрядных выходов первого счетчика адреса, группа информационных входов блока памяти запрещенных комбинаций образует группу входов задания запрещенных комбинаций, выход первого формирователя импульсов соединен с первым информационным входом первого мультиплексора, выход которого соединен со счётным входом первого счетчика адреса, выход элемента И-НЕ соединен со вторым информационным входом первого мультиплексора, управляющий вход которого является входом задания режима устройства, группа, информационных входов блока памяти исходных данных образует группу входов задания исходных данных устройства, группа выходов блока памяти исходных Данных соединена с группой информационных входов формирователя псевдослучайных чисел, группа выходов которого соединена с группой входов первого блока сравнения, вторая группа входов которого подключена к группе выходов блока памяти запрещенных комбинаций, установочный вход формирователя псевдослучайных чисел является установочным входом устройства, введены генератор тактовых импульсов, второй счетчик адреса, два формирователя импульсов, второй мультиплексор, буферный регистр, выходной регистр, второй блок сравнения, дешифратор, два триггера, два элемента И, два элемента ИЛИ, элемент НЕ и четыре элемента задержки, причем группа выходов блока памяти запрещенных комбинаций соединена, с группой входов дешифратора, выход которого соединен с входом установки в нуль первого триггера, и с первым входом первого элемента ИЛИ, выход которого соединен с входом сброса первого счетчика адреса, второй вход первого элемента ИЛИ и вход сброса второго счетчика адреса подключены к установочному входу устройства, группа выходов второго счетчика адреса соединена с группой адресных входов блока памяти исходных данных, вход записи которого соединен с входом второго формирователя импульсов и является вторым входом записи устройства, выход второго формирователя импульсов соединен с первым информационным входом второго мультиплексора, выход которого соединен со счетным входом второго счетчика адреса,

выход генератора тактовых импульсов соединен с первым входом элемента И-НЕ, и через первый элемент задержки - с первым входом первого элемента И, второй вход которого подключен к выходу первого блока

сравнения, выход первого элемента И соединен с третьим входом первого элемента ИЛИ и с первым входом второго элемента ИЛИ, выход которого через второй элемент задержки соединен с входами третьего и

5 четвертого элементов задержки, и с тактовым входом формирователя псевдослучайных чисел, группа выходов которого соединена с группой информационных входов буферного регистра, и с первой группой

0 входов второго блока сравнения, выход которого соединен с входом третьего формирователя импульсов, выход которого соединен со вторым информационным входом второго мультиплексора, со вторым вхо5 дом второго элемента ИЛИ и через элемент НЕ - с входом установки в единицу второго триггера, вход установки в нуль которого подключен к выходу третьего элемента задержки, выход второго триггера соединен с

0 первым входом второго элемента И, второй вход которого подключен к выходу четвертого элемента задержки, выход второго элемента И соединен с входом записи буферного регистра, третий вход второго

5 элемента ИЛИ, вход записи выходного регистра и вход установки в единицу первого триггера подключены к синхровходу устройства, управляющий вход второго мультиплексора подключен к входу задания

0 режима устройства, выход первого триггера соединен с вторым входом элемента И-НЕ, группа выходов формирователя псевдослучайных чисел соединена с группой информационных входов выходного регистра,

5 группа выходов которого образует группу выходов устройстваг группа выходов буферного регистра соединена с второй группой входов второго блока сравнения.

На фиг, 1 приведена структурная схема

0 устройства для формирования тестов; на

фиг. 2 - структурная схема мультиплексора.

Устройство для формирования тестов

содержит первый мультиплексор 1, первый

счетчик 2 адреса, блок 3 памяти запрещен5 ных комбинаций, первый блок 4 сравнения, элемент 5 И-НЕ, формирователь псевдослучайных чисел, в состав которого входят блоки 6-8: сумматор по модулю два, группа элементов И и регистр сдвига соответственно; первый и второй формирователи - 9 и 10

- импульсов, второй мультиплексор 11, выходной регистр 12, буферный регистр 13, второй блок 14 сравнения, третий формирователь 15 импульсов, дешифратор 16, второй счетчик 17 адреса, первый триггер 18, второй триггер 19, второй элемент 20 задержки, первый элемент 21 задержки, первый и второй элементы - 22 и 23 ИЛИ, генератор 24 тактовых импульсов, первый и второй элементы - 25 и 26 И, элемент 27 НЕ, блок 28 памяти исходных данных, синхровход 29, вход 30 задания режима, первый и второй входы 31 и 32 записи, группу 33 входов задания запрещенных комбинаций, группу 34 входов задания исходных данных, выход 35, установочный вход 36, четвертый и третий соответственно - 37 и 38 - элементы задержки.

Мультиплексор 1(11} (фиг, 2) содержит элемент 39 НЕ и элемент 40 И-ИЛИ-НЕ.

Устройство работает следующим образом.

Пусть N-разрядность теста, формируемого устройством, равная разрядности регистра сдвига 8. Число элементов И группы 7 равно количеству обратных связей в регистре 8 генератора псевдослучайной последовательности импульсов, включающем блоки 6-8. Такая структура генератора псевдослучайной последовательности (ПСП) позволяет организовать ПСП произвольного типа с образующим полиномом типа

Pi(X)XN+...+KjXj+...+i,

гдеКгО; ,N-1.

В основу формирования, тестовых последовательностей положено программное отсеивание запрещенных: комбинаций из последовательности кодов, получаемой посредством генератора ПСП.

Начальная установка устройства осуществляется подачей импульса на установочный вход 36. При этом в регистры 8 и 13 (соответствующая цепь не показана на чертеже, как и информационные входы регистров) записывается начальная кодовая комбинация; счетчики 2 и 17 обнуляются. Начальное состояние триггеров 19 и 19 - также нулевое. Затем в блоки памяти 3 и 28 загружаются соответственно перечень запрещённых кодовых комбинаций и структура обратных связей для каждого из полинома, входящего в последовательность тестов. Загрузка осуществляется одинаковым образом. На управляющий вход 30 подается сигнал логического нуля, на информационные входы 33 код запрещенной комбинации, а на вход 31 записи - отрицательный импульс сопровождения.

Первый импульс записывает первую запрещенную комбинацию а нулевую ячейку блока 3; по заднему фронту импульса формирователь 9 формирует отрицатель- 5 ный импульс, который через мультиплексор 1 инкрементирует счетчик 2. Аналогично загружаются другие запрещенные комбинации. Процесс загрузки блока 28 осуществляется аналогично с использова0 нием формирователя 10, мультиплексора 11 и счетчика 17. По окончании загрузки запрещенных комбинаций и последовательности образующих полиномов, составляющих программу селекции в совокупности, вновь

5 по установочному входу 36 счетчики 2.и 17 (и при необходимости - триггеры 18 и 19) обнуляются. На входы 31 и 32 подается сигнал логической единицы, определяющий режим чтения для блоков 3 и 28. На вход 30

0 также подается потенциал логической единицы. На синхровход начинают подаваться тактовые импульсы.

Формирование тестовых сигналов заключается в следующем: для начальной ко5 довой комбинации и заданного полинома перебираются все кодовые комбинации с заданным полиномом с отсеиванием запре- щенных комбинаций. Для каждой сформированной в генераторе Л СП (в его регистре

0 сдвига 8) кодовой комбинации производится проверка на ее совпадение с одной из запрещенных комбинаций путем перебора запрещенных комбинаций и их сравнения с текущей. Если ни одна из запрещенных ком5 бинаций не совпадает с текущей, последняя передается на выход устройства. Если же одна из запрещенных комбинаций совпадает с текущей (перебор их производится между двумя тактовыми импульсами на входе

0 29), производится формирование новой комбинации и процесс сравнения повторяется. Так осуществляется исключение запрещённых комбинаций из тестовой последовательности.

5 Переход к следующему полиному осуществляется путем запоминания начальной комбинации данного полинома и сравнении с ней всех последующих комбинаций. При совпадении с ней одной из текущих комби0 наций, что означает окончание формирования последовательности комбинаций Данного полинома, осуществляется переход к следующему полиному.

Первый тактовый импульс поступает на

5 синхровход регистра 12 и записывает в него содержимое регистра 8 сдвига (начальную комбинацию первого полинома). Этот же импульс через элемент ИЛИ 23, задержанный на элементе 20, формирует новую кодовую комбинацию данного полинома в

регистре 8 и устанавливает триггер 18 в единичное состояние. Импульсы с генератора 24 через открытый элемент Й-Н Е 5 поступает на счетчик 2 через мультиплексор 1, зада- вая адреса блока памяти 3. Так осуществляется перебор запрещённых кодовых комбинаций. При совпадении одной из них с текущей (из регистра Зарабатывает блок сравнения 4, который по задержанному на элементе 21 тактовому импульсу (задержка не менее длительности срабатывания последовательности блоков 1-4 (через элемент И 25 организует формирование новой кодовой комбинации в регйч стре 8 и сбрасывает счетчик 2 в 0м через элемент ИЛИ 22; начинается сравнение нсК вой текущей комбинации с запрещенными. Если же ни одна из них не совпадает е текущей, при достижении счетчиком 2 состояния (при различных запрещенных комбинациях; на это число настраивается и дешифратор 16), срабатывает блок 16, обнуляет счетчик 2 и триггер 18; процесс сравнения прекращается. Таким образом, к моменту прихода следующего тактового импульса по входу 29 в регистре 8 сформирована вновь новая текущая тестовая комбинация (разрешенная). Далее работа устройства аналогична.

В тот момент, когда очередная сформированная в регистре 8 кодовая комбинация совпадает с начальной для первого полинома, записанной в регистре 13, формируется сигнал на выходе блока сравнения 14; по переднему фронту которого формирователь 15 формирует импульс, устанавливающий триггер 19 в единичное состояние, инкре- ментирующий через мультиплексор 11 счетчик 17 и через элемент ИЛИ 23 и элемент задержки формирующий следующую комбинацию-уже с новым полиномом, причем данная комбинация - начальная для нового полинома; с задержкой на элементе 37 она записывается в регистр 13 через открытый триггером 19 элемент 26 И; затем, с задержкой на элементе 38 триггер 19 сбрасывается в О.

Длительность импульса с выхода формирователя 15 должна быть достаточной для того, чтобы случайный поворотный импульс с блока 14, формирующийся при переходе к новому полиному поступил еще до окончания этого импульса, чтоб не допустить повторного запуска формирователя 15 и мгновенного перехода с новому полиному (третьему). Формирование тестовой последовательности производится далее аналогично для всех полиномов. Емкость счетчика 2 равна потенциально максимальному числу запрещенных комбинаций: емкость счетчика 17-числу различных полиномов, используемых устройством.

Таким образом, устройство позволяет расширить область применения за счет произвольной установки множества запрещенных комбинаций для совокупности полиномов, что позволяет более гибко использовать совокупности тестовых последовательностей для работы с различными

объектами контроля. Можно, кроме того, для каждого полинома, выбрать индивидуальную совокупность запрещенных комбинаций, подключая выходы счетчика 17 к дополнительным разрядам адреса блока памяти 3 (на чертеже не показано); при этом для полиномов, в которых числа зепрещен- ных комбинаций меньше некоторого максимального числа свободные ячейки памяти могут быть заполнены, например (для корректностй работы устройства) дубликатами запрещенных комбинаций для данных полиномов. Кроме того, допускается программирование числа и конкретной последовательности образующих полиномов

общей ПСП. Достоверность работы устройства повышается путем проверки каждой текущей комбинации на совпадение со всеми запрещенными. Таким образом гаранти- рованно исключаются запрещенные

комбинации из тестовой последовательности.

Фор мула изобретения

Устройство для формирования тестов,

содержащее блок памяти запрещенных

комбинаций, блок памяти исходных данных,

формирователь псевдослучайных чисел,

первый счетчик адреса, первый блок сравнения, первый мультиплексор, элемент И- НЕ и первый формирователь импульсов, вход которого является первым входом записи устройства и соединен с входом записи блока памяти запрещенных комбинаций,

группа адресных входов которого подклю-. чёна к группе разрядных выходов первого счетчика адреса, группа информационных входов блока памяти запрещенных комбинаций образует группу входов задания запрещенных комбинаций устройства, выход первого формирователя импульсов соединен с первым информационным входом первого мультиплексора, выход которого соединен со счетным входом первого счетчика адреса, выход элемента И-НЕ соединен с вторым информационным входом первого мультиплексора, управляющий вход которого является входов задания режима устройства, группа информационных входов блока памяти исходных данных об s.

разует группу входов задания исходных данных устройства, группа выходов блока памяти исходных данных соединена с группой информационных входов, формирователя псевдослучайных чисел, группа выходов которого соединена с первой группой входов первого блока сравнения, вторая группа входов которого подключена к группе выходов блока памяти запрещенных комбинаций, установочный вход формиро- вателя псевдослучайных чисел является установочным входом устройства, отличающееся тем, что, с целью расширения области применения и повышения достоверности, в устройство введены генератор тактовых импульсов, второй счетчик адреса, два формирователя импульсов, второй мультиплексор, буферный регистр, выходной регистр, второй блок сравнения, дешифратор, два триггера, два элемента И, два элемента ИЛИ, элемент НЕ и четыре элемента задержки, причем группа выходов блока памяти запрещенных комбинаций соединена с группой входов дешифратора, выход которого соединен с входом установки в О первого триггера и с первым входом первого элемента ИЛИ. выход которого соединен с входом сброса первого счетчика адреса, второй вход первого элемента ИЛИ и вход сброса второго счетчика адреса под- ключены к установочному входу устройства, группа выходов второго счетчика адреса соединена с группой адресных входов блока памяти исходных данных, вход записи которого соединен с входом второго формирова- теля импульсов и является вторым входом записи устройства, выход второго формирователя импульсов соединен с первым информационным входом второго мультиплексора, выход которого соединен со счетным входом второго счетчика адреса, выход генератора тактовых импульсов соединен с первым входом элемента И-НЕ и

через первый элемент задержки - с первым входом первого элемента И, второй вход которого подключен к выходу первого блока сравнения, выход первого элемента И соединен с третьим входом первого элемента ИЛИ и с первым входом второго элемента ИЛИ, выход которого через второй элемент задержки соединен с входами третьего и четвертого элементов задержки и с тактовым входом формирователя псевдослучайных чисел, группа выходов которого соединена с группой информационных входов буферного регистра и с первой группой входов второго блока сравнения, выход которого соединен с входом третьего формирователя импульсов, выход которого соединен с вторым информационным входом второго мультиплексора, с вторым входом второго элемента ИЛИ и через элемент. НЕ - с входом установки в Г второго триггера, вход установки в О которого подключен к выходу третьего элемента задержки, выход второго триггера соединен с первым входом второго элемента И, второй вход которого подключен к выходу четвертого элемента задержки, выход второго элемента И соединен с входом записи буферного регистра, третий вход второго элемента ИЛИ, вход записи выходного регистра и вход установки в 1 первого триггера подключены к синхровходу устройства, управляющий вход второго мультиплексора подключен к входу задания режима устройства, выход первого триггера соединен с вторым входом элемента И-НЕ, группа выходов формирователя псевдослучайных чисел соединена с группой информационных входов выходного регистра, группа выходов которого образует группу выходов устройства, группа выходов буферного регистра соединена с второй группой входов второго блока сравнения.

.п5л.5()

Изобретение относится к информационной и вычислительной технике и может быть использовано для формирования тестовых последовательностей в процессе контроля, настройки и диагностирования неисправностей цифровых устройств. Цель изобретения - расширение области применения и повышение достоверности, Расширение области применения устройства заключается в возможности программирования последовательности полиномов, их типов и числа. Изобретение позволяет также повысить достоверность исключения запрещенных комбинаций из полиномов (или их последовательности) путем проверки каждой текущей кодовой комбинации на совпадение ее с одной из запрещенных, 2 ил.

30

39

S Un

jgjj

о 7 &. 96oJ