Цифровой интегратор Советский патент 1982 года по МПК G06F7/64 

() ЦИФРОВОЙ ИНТЕГРАТОР

I

Изобретение относится к вычислительной технике и предназначено для использования в цифровых интегрирующих структурах

Известны цифровые интеграторы, содержащие регистр и сумматор подинтегральной функции, блок умножения, регистр и сумматор остатка интеграла; выходной блок и предназначен ныр, для использования в цифро-, вых интегрирующих структурах с фиксированной запятой и одноразрядными приращениями fl и 2 „

Основным недостатком этих цифровых интеграторов является отсутствие контроля за достоверностью их функционирования, что очень важно при использовании цифровых интегрирующих структур в системах управления отвественными процессами.

Наиболее близким по технической сущности к предлагаемому устройству является цифровой интегратор, содержащий масштабный блок, сумматор подинтегральной функции, регистр подинтегральной функции, блок умножения, сумматор остатка интеграла, регистр остатка интеграла, блок квантования, блок свертки приращения подинтегральной функции, блок свертки подинтегральной функции, блок свертки остатка интеграла, блок коммутации, сумматор по модулю d, счетчик по модулю d, блок сравнения,

10 причем выход масштабного блока соединен со входом блока свертки приращения подинтегральной функции, первый выход которого соединен со входом сумматора подинтегральной функ15ции, первый выход которого соединен со входом блока умножения и со входом блока свертки подинтегральной функции, первый выход которого соединен через регистр подинтегральной

X функции со вторым входом сумматора подинтегральной функции, выход блока умножения соединен со входом сумматора остатка интеграла, первый

выход которого соединен со входом блока квантования и со входом блока свертки остатка интеграла, первый выход которого соединен через регистр остатка интеграла со Епорым входом сумматора остатка интеграла, первый, второй, третий, четвертый, пятый, шестой и седьмой входы блока коммутации подключены соответственно ко второму выходу блока свертки приращения подинтегральной функции, второму выходу сумматора подинтегральной функции, второму выходу блока свертки подинтегральной функции, первому выходу сумматора подинтегральной функции, второму аыходу сумматора остатка интеграла, второму выходу блока свертки остатка интеграла, первому выходу сумматора остатка интеграла, первый вход сумматора по модулю d подключен к первому выходу блока коммутации,второй выход которого соединен со входом счетчика по модулю d, выход которого соединен со входом блока сранения, второй вход которого соединен с выходом сумматора по модулю d вход масштабного блока является входом приращения подинтегральной функции цифрового интегратора, второй вход блока умножения, восьмой вход блока комму1ации и второй вход сумматора по модулю d соединены со входом приращения переменной интегрирования цифрового интегратора, выход блока квантования является выходом приращения интеграла цифрового интегратора, выход блока сравнения является выходом контроля цифрового интегратора 3.

Основным недостатком этого цифрового интегратора является недостаточная эффективностьконтроля за достоверностью его функционирования повышению которой препятствуе резко возрастающие затраты оборудования , I

Цель изобретения - повышение эффективности контроля за достоверностью функционирования цифрового интегратора при приемлемых затратах оборудования.

Поставленная цель достигается тем, что в устройство, содержащее блок масштабирования, вход которого соединен с входом приращения подинтегральной функции интегратора, сумматор подинтегральной функции, первый вход которого подключен к выходу регистра подинтегральной функции, а выход - к первому входу блока умножения и первому входу коммутатора, управляющий вход которого соединен с входом приращения переменной интегрирования интегратора и вторым входом блока умножения, выход которого соединен с первым

- входом сумматора остатка интеграла, второй вход которого подключен к выходу регистра остатка интеграла, а выход соединен с входом блока квантования, выход которого являет,. ся выходом приращения интеграла

интегратора, и вторым входом коммутатора, введены два преобразователя прямого кода в дополнительный, два дополнительных сумматора, два

элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, два Триггера и элемент И, причем, первый вход первого преобразователя кода соединен с выходом блока масштабирования и вторым входом сумматора

- подинтегральной функции, а выход подключен к первым входам первого и второго дополнительных сумматоров, вторые входы которых подклюJ чены к первому выходу коммутатора, третьи к второму выходу коммутатора, третий вход которого соединен с выходом регистра остатка интеграла, вход которого подключен к выходу сумматора остатка интеграла, а четвертые . входы первого и второго дополнительных сумматоров соединены с выходом второго преобразователя прямого кода в дополнительный, первый вход которого подключен к третьему выходу коммутатора, а второй вход соединен с вторым входом первого преобразователя кода с нулевыми входами первого и второго триггеров и является входом конца итерации интегратора, единичные входы первого и второго триггеров подключены соответственно к выходам первого и второго элементов ИСКЛЮЧЛ01ДЕЕ ИЛИ, первые входы которых соединены соответственно с выходом

первого дополнительного сумматора и с выходом второго дополнительного сумматора, а вторые входы подключены к выходу регистра подинтегральной функции, вход которого соединен

/с выходом сумматора подинтегральной функции, а единичные выходы первого и второго триггеров соединены соответственно с первым и вторым входами элемента И, выход которого является выходом контроля интегратора, На фиг,1 представлена структурная схема цифрового интегратора; на фиг.2 - пример реализации преобразователя прямого кода в дополнитель ный . В состав цифрового интегратора входят блок масштабирования 1, сумматор 2 подинтегральной функции, регистр 3 подинтегральной функции, блок умножения, сумматор 5 остатка интеграла, регистр 6 остатка интеграла, блок квантования 7, коммутатор 8, первый преобразователь 9 кода, второй преобразователь 10 кода, первый дополнительный сумматор 11, второй дополнительный сумматор 12, первый элемент ИСКШЧАЮЩЕЕ ИЛИ 13,второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 1А, первый триггер 15, второй триггер 16, элемент И 17, вход 18 приращения подинтегральной функции, вход 19 приращения перемен ной интегрирования, выход 20 приращения интеграла, вход 21 конца итерации, выход 22 контроля. В состав преобразователя кода 1.ФИГ.2) входят триггер 23, первый элемент И 2, элемент ИЛИ 251 линия задержки 26, второй элемент И 27, элемент НЕ 28, причем нулевой выход триггера 23 соединен со входом первого элемента И 2Ц, выход которо го соединен с входом элемента ИЛИ 25 и .через линию задержки 26 - с единичным входом триггера 23, единичны выход которого, соединен со входом второго элемента И 27 второй вход которого соединен с выходом элемента НЕ 28, а выход - со вторым входом элемента ИЛИ 25, выход которого соединен с выходом преобразователя кода, первый вход преобразователя кода соединен со вторым входом первого элемента И и входом элемента НЕ 28, а второй вход преобразователя кода соединен с нулевым входом триггера 23. Работает цифровой интегратор следующим образом. На входы 18 и 19 интегратора в каждом шаге интегрирования подаются одноразрядные приращения д,,у и ЛцХ подинтегральной функции и переменной интегрирования соответственно. В масштабном блоке 1 приращения масштабируются и поступают на вход сумматора 2, на второй вход ко 16 торого с регистра 3 поступает значение подинтегральной функции у (t-i) , вычисленное на предыдущем шаге интегрирования. В результате выполнения операции суммирования получается новое значение подинтегральной функции у У1К--1 где k - шаг интегрирования. Новое значение подинтегральной функции УН с выхода сумматора 2 поступает на вход регистра 3 и на вход блока умножения . На второй вход блока умножения l поступают одноразрядные приращения переменной интегрирования 4(х с шины 19. Результатумножения значения у на приращение i(x с выхода блока поступает на вход сумматора остатка интеграла 5 на второй вход которого поступает из регистра 6 значение остатка интеграла Sjii./i) предыдущего шага интегрирования. Полученное в сумматоре 5 значение неквантованного приращения интеграла поступает на вход блока 7, где происходит выделение квантованного приращения интеграла на выход 20 интегратора, а в регистр 6 заносится новое значение остатка интеграла. Для проведения эффективного контроля за достоверностью функционирования интегратора используется логический метод контроля обратным счетом, заключающийся в вычислении обратным счетом на данном шаге решения значения подинтегральной функции предыдущего шага решения и сравнения полученного результата с исходным значением подинтегральной функции, полученным на предыдущем шаге решения и хранящимся в регистре 3 подинтегральной функции. И в случае неверного выполнения промежуточных операций в интеграторе на данном шаге решения сравниваемые значения подинтегральных,функций не совпадут, зафиксировав тем самым ошибку в вычислениях. Выполняется этот контроль в предлагаемом цифровом интеграторе следующим образом. Запишем все выполняемые в интеграторе арифметические операции в виде одной общей й{ S у,.,; .ЛцХ+5о(ц., Так как приращение переменной интегрирования может принимать значений +1, О, -1 (так как система кодирования приращения - те нарная), то в зависимости от значения эта общая операция, подлежа щая контролю и, соответственно, алгоритм вычисления контрольного значения подинтегральной функции принимает разный вид Рассмотрим все три случая. Значение Дкх +1, тогда У{х.1) +ДкУ+ ои-1)- , откуда у(.) 4 S-i y-SoU--,) Полученное выражение позволяет производить контроль выполнения общей операции (1) в случаёу если Д )х +1. В этом случае, так как на вход коммутатора 8 по входу 19 поступает значение Д х +1 , то значение 0(к.-1) проходит с выхода регистра 6 через коммутатор 8 и, преобразовавшись в преобразователе 10 в дополнительный код, поступает на второй вход сумматоров и 12, а значение AS S проходит с выхода сум |Матора 5 через коммутатора 8 и по:ступает на третий вход сумматоров 1 ;и 12, На первые же входы этих сумма торов поступает с выхода масштабного блока 1 значение , преобразованное в дополнительный код в преобразователе 9. Полученные в результате вычислений в соответстви с выражением (2) значения подинтегральной функции предыдущего шага решения у(ц-) с выходов сумматоров Пи 12 поступают на первые входы элементов ИСКШЧАЮЩЕЕ ИЛИ 1 и И соответственно, на вторые вход которых одновременно поступает это же значение У(х-) с выхода регистра 3 подинтегральной функции. В слу чае несовпадения хотя бы в одном ра ряде значения подинтегральной функции предыдущего шага решения /(it-i} выдаваемого регистром 3, с этим же значением, вычисленным обратным сче том на сумматорах 11 и 12, на выходе соответствующего элемента ИСКЛЮ ЧАЮЩЕЕ ИЛИ 13 или И появляется сигнал, который устанавливает соответствующий триггер 15 или 16 в единичное состояние, зафиксировав сбой о И если хотя бы один триггер 11 или 12 не зафиксирует сбой, что говорит о том, что значения подинтегральных функций совпадают, то следовательно вычисления в интеграторе на данном шаге решения выполнены верно. Если же оба триггера зафиксируют сбой, что говорит о том, что происходит сбой при вычислениях в цифровом интеграторе или сбой одновременно в обоих сумматорах 11 или 12 контрольного оборудования, то элемент И 17 откроется и интегратор выдает на выход контроля 22 сигнал сбоя. Рассмортим теперь второй случай, ЗначениеД( , тогда общая операция (1) принимает вид 4s-lVi),H)- и-1Г к о(к-1) ) откуда в этом случае контроль достоверности функционирования цифрового интегратора производится также, как и в первом случае, когда д ) , за тем, исключением, что на второй вход сумматоров 11 и 12 поступает значение , преобразоваыное в дополнительный код в преобразователе 10, в который оно поступает через коммутатор 8 из сумматора 5 а на третий вход сумматоров 11 и 12 поступает из регистра через коммутатор 8 значение gO(.y;.--i) и вычисление значения подинтегральной функции предыдущего шага решения производится уже в соответствии с выражением (3). Рассмотрим теперь третий случай Значение Д), тогда общая операция (1) распадается на две операции) ) ). Объединим эти два равенства, тогда .-i) -Уи--) откуда у,,, А S+y,-So(,,) () В этом случае контроль за достоверностью функционирования производится так же, как и в первом случае, за тем исключаем, что через коммутатор 8 подается три значения у,,, , (.i(.-i)3 5 причем, значение fSoLK-l) с выхода регистра 6, пройдя через коммутатор 8 и преобразователь 10, поступает на второй вход сумматоров 11 и 12, значение Уи с выхода сумматора 2 проходит через коммутатор 8 и поступает на третий вход сумматоров 11 и 12, а на четвертый вход этих сумматоров поступает из сумматора 5 через коммутатор 8 значение AJg вычисление контрольного значения подинтегральной функции производится уже в соот ветствии с выражением (k). При этом образование дополнительного коде в преобразователях 9 и 10 производится следующим образом. Перед началом вычислений подачей сигнала из устро ства управления цифровой интегрирую щей структуры на вход 21 цифрового интегратора производится установка в нулевое состояние триггеров 23 преобразователей 9 и 10, а также триггеров 15 и 16. Затем в каждой итерации на первые входы преобразователей 9 и 10 поступают соответствующие величины в модифицированном дополнительном коде младшими разрядами вперед .и, к как регистр 23 находится в нулевом состоянии, то первая единица поступающего кода проходит через открытый элемент И 2 и элемент ИЛИ 25 на вход преобразователя кода без изменений, и одновременно эта единица с выхода элемента И 2 поступает на линию задержки 26, и, задержавшись на один такт, перебросит в еди ничное состояние триггер 23, тогда в следующем такте открывается уже элемент И 27, а элемент И 2Ц закрывается, и поступающий код поступает на выход преобразователя кода через элемент ИЛИ 25 и элемент И 27 уже в инверсном виде, проинвертировавшись на элементе НЕ 28, В резуль тате на выходе преобразователей 9 и 10 в каждом шаге интегрирования образовывается дополнительный код поступающих величин, В конце каждого шага интегрирования сигналом конца итерации, поступающим из устройства управления интегрирующей структуры на вход 21 интегратора, производится установка триггеров 23 преобразователей 9 и 10 в исходное состояние, кроме того, этим же си|- налом в конце каждого шага интегрирования устанавливается в нулевое состояние триггера 15 и 1б,фиксирующее сбой в вычислениях, производимых интегратором в случае, если контрольные значения подинтегральной функции, вычисляемые на сумматорах 11 и 12; не совпадут с этим . же значением, поступащим из регистра 3 подинтегральной функции. Подобная организация контроля позволяет обнаружить сбой в вычислениях интегратора или одинаковые сбои, происходящие в обоих каналах контрольного оборудования формула изобретения Цифровой интегратор, содержащий блок масштабирования, вход которого соединен с входом приращения подинтегральной функции, интегратор, сумматор подинтегральной функции, первый вход которого подключен к выходу регистра подинтегральной функции, а выход - к первому входу блока умножег ния и первому входу коммутатора, уПравляюций вход которого соединен с входом приращения переменной интегрирования интегратора и вторым входом блока умножения, выход которого соединен с первым входом сумматора остатка интеграла, второй вход которого подключен к выходу регистра остатка интеграла, а выход соединен с входом блока квантования, выход которого является выходом приращения интеграла интегратора, и вторым входом коммутатора, отли чающий СЯ тем, что, с целью повышения эффективности контроля за достоверностью функционирования цифрового интегратора, в него введены два преобразователя прямого кода в дополнительный; два дополнительных сумматора, два элемента ИСКЛОЧАЮЩЕЕ ИЛИ, два триггера и элемент И, причем первый вход первого преобразователя кода соединен с выходом блока масштабирования и вторым входом сумматора подинтегральной функции, а выход подключен к первым входам первого и второго дополнительных сумматоров, вторые входы которых подключены к первому выходу коммутатора, третьи - к второму выходу коммутатора, третий вход которого соединен с выходом регистра остатка интеграла, вход которого подключен к выходу сумматора остатка интеграла, а четвертые входы первого и второго дополнительных сумматоров соединены с выходом второго преобразователя прямого кода в дополнительный, первый вход которого подключен к третьему выходу коммутаторб, а второй вход соединен с вторым входом первого преобразователя кода, с нулевыми входами первого и второго триггеров и является входом конца итерации интегратора, единичные входы первого

и второго триггеров подключены соответственно к выходам первого и втоторого элементов ИСКЛОЧАЮЩЕЕ ИЛИ,первые входы которых соединены соответственно с выходом первого дополнительного сумматора и с выходом второго дополнительного сумматора, а вторые входы подключены к выходу регистра подинтегральной функции, вход которого соединен с выходом сумматора подинтегральной функции, а единичные выходы первого и второго триггеров соединены соответственно с первыми вторым входами элемента И, выход которого является выходом контроля интегратора. Источники информации, принятые во внимание при экспертизе

2„ Неслуховский К.С. Цифровые дифференциальные анализаторы. М.,, Машиностроение, 19б8„

Фиг.

-22