Запоминающее устройство с самоконтролем Советский патент 1982 года по МПК G11C11/00 

Изобретение относится к эапоминающим устройствам и может быть использовано в цифровых электронных вычислительных машинах с повышенными требован1|ями к надежности. Известно запоминающее устройство, в котором контроль осуществляв ется программными средствами, при этом отказавший накопитель исключается из пользования l. Недостатком этого устройства является уменьшение эффективной емкости памяти при наличии отказа. Наиболее близким техническим решением к изобретению является запоминающее устройство с самоконтролем, содержащее накопители, селекто ры данных, блок контроля, регистр данных, блок формирования контрольного разряда, блок хранения данных, блок хранения адресов, в котором от казавшему накопителю назначается об ласть самых старших адресов запоминающего устройства, недоступная про грамме, после чего выполняется диаГ ностика отказавшего накопителя L23. Недостатками этого устройства являются низкая надежность вследствие необходимости применения слож-. ных аппаратных средств, а также сни- i жение эффективной емкости памяти при обнаружении дефектов в накопителе. Целью изобретения является повышение надежности устройства. Поставленная цель достигается тем, что в запоминающее устройство с самоконтролем, содержащее основные накопители, селекторы данных, формирователь контрольных сигналов, блок контроля по нечетности, регистр данных, резервный и дополнительный накопители, причем первые входы регистра данных, резервного и дополнительного накопителей являются соответственно информационным, управляющим и адресным входами устройства, первый выход резервного накопителя соединен с первыми входами основных накопителей, выходы которых подключены к одним из входов первого селектора данных, выход которого соединен с входом блока контроля по нечетности, первый выход которого подключен к второму входу регистра данных, выход которого соединен с первым входом второго селектора данных, вторым входом резервного накопителя и входом формирователя контрольных сигналов, выход которого подключен ко вторым входам основных накопителей, третьи входы которых соединены с другим йходом первого селектора данных и первым входом дополнительного накопителя, второй и третий входы и первый выход которого подключены соответственно к второму и третьему выходам и третьему входу резервного накопителя, четвертый и пятый выходы которого соединены соответственно с вторым и третьим входами второго селектора данных, выход которого является информационным выходом устройства, введены блок анализа ошибок и блок управления режимов, первый и второй входы которого подключены к первому и второму выходам блока анализа ошибок, первый и второй входы которого соединены соответственно с первым входе дополнительного накопителя и с вторым выходом блока контроля по нечетности, третий и четвертый входы блока управления Режимом подключены соответственно к второму и третьему входам дополнительного накопителя, третий выход блока анализа ошибок является контрольным выходом устройства.

При этом блок управления режимом содержит дешифратор, группу селекторов данных и схему сравнения, один из выходов которой соединен с одним из входов дешифратора, выходы которого подключены соответственно к первым входам селекторов данных группы, одни из входов схемы сравнения являются первым входом блока, вторые входы селекторов данных группы объединены и являются вторым входом блока, третьим входом и выходом которого являются соответственно.третьи входы и выходы селекторов данных группы. Другие входы схема сравнения и дешифратора являются четвертым входом блока управления режимом.

При этом блок анализа ошибок содержит счетчик и регистр номера накопителя, первый и второй входы и выход которого являются соответственно первым и вторым входами и первым выходом блока, вторьм и третьим выходами которого являются вы ходы счетчика, вход которого соединен с вторым входом регистра номера накопителя.

На фиг.1 изображена функциональная схема предложенного устройства, на фиг.2а, 26, и 2в - соответственно функциональные схемы резервного накопителя, дополнительного накопителя и блока управления режимом; на фиг.З - функциональная схема блока анализа ошибок.

Устройство содержит (см.фиг.1) Я (где N - целое число) основных накопителей 1-3, резервный накопитель 4, дополнительный накопитель 5, блок 6

анализа ошибок, первый селектор 7 данных, блок 8 контроля, по нечетности, регистр 9 данных, второй селектор 10 данных, формирователь 11 контрольных сигналов и блок 12 управления режимом.

На фиг.1 обозначены адресный 13 и управлякюоан 14 входы, информационные выход 15 и вход 16 и контрольный выход 17 устройства.

Резервный накопитель, предназначеный для хранения наиболее часто используеких данных и для замены неислравного основного накопителя, содержит (фиг.2а) первую матрицу 18 элементов памяти, содержащую М строк (где М - целое число), первый 19, второй 20. и третий 21 элементы ИЛИ, первый 22, второй 23 и третий 24 элементы И, первый 25, второй 26 и третий 27 элементы задержки и элемент НЕ 28. На фиг.2а обозначены входы 29-32 и выходы 33-37 резервного накопителя.

Дополнительный накопитель, предназначенный для хранения старших адресов наиболее часто используемых данных, содержит (фиг.2б) вторую матрицу 38 элементов памяти,.узел 39 определения активности, первую 40, вторую 41 и третью 42 схеки сравнения. На фиг.2б обозначены входы 4345 и выходы 46-48 дополнительного накопителя.

Блок управления режимом содержит (фиг.2в) дешифра ор 49, четвертую схему 50 сравнения и группу селекторов 51-53 данных. На фиг.2в обозначены первый 54, второй 55, третий 56 и четвертый 57 входы и выход 58 блока.

Блок анализа ошибок содержит (фиг.З) счетчик 59 и регистр 60 номера накопителя. На фиг.З обозначены первый 61 и второй 62 входы, первый 63, второй 64 и третий 65 выходы блока.

Устройство работает следующим образом.

Сигнал чтения с входа 14 устройства (фиг.1) через вход 29 накопителя 4 (фиг.2а) поступает на вход элемента ИЛИ 20, на выходе которого формируется сигнал чтения адресов из матрицы 38 элементов памяти. Этот сигнал с выхода 35 поступает на вход 45, при этом происходит чтение из всех ячеек матрицы 38 (фиг.26) элементов памяти, в колонке, номер которой определен младшей частью адреса Адреса строк из всех ячеек строк матрица 38 элементов памяти с одноименных выходов поступают на первые входы соответствующих схем 40-42 сравнения, где они сравниваются с старшей частью адреса (адресом строки) . Совпадение (единичный сигнал

на выходе одной из схем 40-42 сравнения) означает, что данные находятся в матрице 18 (фиг.2а). Сигналы с вьосодов схем 40-42 сравнения через выход 47 (фиг. 26) и вход 56 блока;. 12 (фиг.2в) поступгиот на первые входы селекторов 51-53. При отсутствии оишбки счетчик 59 (фиг.З) установлен в нуль, и по нулевому сигналу, поступающему с его первого выхода 64(см, фиг.З) через второй вход 55 блока 12 (фиг.2в) на вторые входы селекторов 51-53, на их выходы проходят сигналы с их первых входов на все входы элемента ИЛИ 19 (фиг.2а) и на входы матрицы 18 элементов памяти, где ОНИявляются управляющими сигналами выбора строки (номер ячейки в строке определен младшими разрядами адреса на (М-ь4)-м входе матрицы 18). Если среди этих сигналов есть единичн 1й, на выходе элемент ИЛИ 19 формируется единичный сигнал, по которому на выходе элемента И 22 формируется сигнал чтения данных из матрицы 18 элементов памяти, поступающий на вход элемента задержки 27 и (М-«-2)-й вход матрицы 18 элементов памяти,: по которому из нее происходит чтение данных. Считанные данные через выход 36 блока 4 (фиг.2а) поступают на второй вход второго се лектора 10 (фиг.1) и по единичному сигналу на его третьем входе, формируемому на выходе элемента задержки 27 (фиг.2а) выдаются на выход 15 (фиг.1) устройства.

Если на входах элемента ИЛИ 19 (;фиг.2а) только нулевые сигналы (т.е. нет данных в накопителе 4), то по нулевому сигналу на его выходе инвертированному элементом НЕ 28, на выходе элемента Ji 24 формируется сигнал чтения из основных накопителей 1-3 (фиг.1). Этот сигнал с выход 33 блока 4 (фиг.2а) поступает на первые входы накопителей 1-3 и происходит чтение из них данных, которые поступают на входы селектора 7. Там выбираются данные из одного из накопителей 1-3, нсялер которого определен частью старших разрядов адре-г еа, поступающих на (Ы+1)-й вход селектора 7. Остальные разряды адреса поступгиот на третьи входы накопителей 1-3, данные с выхода первого 13 которых поступают на вход блока 8, с первого выхода которого они подаются через регистр 9 на первый вход селектора 10 и на второй вход накопителя (фиг.1). Нулевой сигнал с выхода элемента ИЛИ 19 (фиг.2а) через элемент И 22, элемент задержки 27 и выход 37 накопителя 4 поступает на третий вхо селектора 10 (фиг.1). По этому сигналу данные с первого входа селектора 10 передаются на выход 15 устройства. По сигналу чтения формируется сигнал записи в матрицу 38 эл««ентов памяти (фиг.26), по которому в. нее записывается старшая часть адреса (адрес строки) в ячейку, номер которой определяется младшей частью адреса (т.е. совпадая с ее номером в строке соответствующего из накопителей 1-3 (фиг.1). Нся-iep строки в матрице 38 элементов памяти определяется узлом 39 (фиг.26). При записи данные со входа 16 (фиг.1) устройства заносятся в регистр 9, с выхода которого они поступшот на второй вход накопителя 4 и вход формирователя 11, где формируется контрольный разряд. По сигналу записи на выходе 33 накопителя 4 (фиг.2а) формируется сигнал записи в накопители 1-3, а на выходе элемента ИЛИ -20 (фиг.2а). формируется сигнал чтения адресов из матрицы 38 элементов памяти. Происходит запись данных в один из накопителей 1-3, поступающих туда с выхода формирователя 11, и чтение адресов из матрицы 38 элементов памяти. Если адрес, по которому производится запись, находится в матрице 38 элементов памяти (фиг.26), то запись данных производится и в накопитель 4 (фиг.1).

Если при чтении данных из накопителей 1-3 возникнет-ошибка, которая будет обнаружена в блоке 8 (фиг.1),то с его второго выхода сигнал поступает на второй вход 62 (фиг.З) блока 6. По этому сигналу счеТчик 59 устанавливается в единицу, а в регистр 60 с первого входа 61 блока 6 заносится .часть разрядов адреса (номер неисправного из накопителей 1-3). В дальнейшем запомингиощее устройство работает следующим образом.

Единичный сигнал с первого выхода счетчика 59 через выход 64 блока 6 (фиг.З) и второй вход 55 блока 12 (фиг.2в) поступает на вторые входы селекторов 51-53. По этому сигналу на выходы селекторов 51-53 передается информация с выходов дешифратора 49. Номер неисправного из накопителей 1-3 через первый вход 54 блока 12 (фиг.2в) поступает на второй вход схемы 50 сравнения, где сравнивается с частью старших разрядов текущего адреса (номерами накопителей 1-3), которые поступгиот на первый вход схемы 50 сравнения (фиг.2в) Если они не совпадают, то нулевой синал с выхода схемы 50 сравнения блокирует выдачу на выход дешифратора 4 единичных сигналов. Нулевые сигналы с выходов дешифратора 49 через селекторы 51-53, выход 58 блока 12 и вход 32 блока 4 (фиг.2а) поступают и входы матрицы 18 элементов . памяти и элемента ИЛИ 19. В этом случае. аналогично как и в случае когда даТТ jMue отсутствуют, в матрице 18 элементов памяти, чтение или запись производится только из одного из накопителей 1-3. . . .. Если номер одного из накопителей 1-3 из текущего адреса и номер неисправного из этих накопителей совпадут, то на входы селектора 51-53 I (фиг.2в) с выходов дешифратора 49 ДОСтупят сигналы дешифрированной части адреса (номер строки в неисправном из накопителей 1,2,3), По этим сигналам, среди которых есть один единичный, выполняются деистВИЯ, аналогичные тем,, что. выполняют ся в случае, когда данные находят.ся, т.е. читаются или записываются в матрицу 18 элементов памяти (фиг.2а), Различие состоит в том, что адрес ячейки в накопителе 4 опре деляется не накопителем 5, а частью текущего адреса, определяющего адрес ячейки в накопителе 1,2 или 3, т.е. неисправный из накопителей 1-3 логически заменяется резервным накопителем 4, Если будет обнаружена опшбка еще в одном из накопителей 1-3, то по сигналу с второго выхода блока 8 счетчик 59 установится в двойку. При этом с его второго выхода единичный сигнал через третий вы,ход 65 блока б поступит на выход 17 устройства, сигнализируя об отказе устройства. Технико-экономические преимущества предложенного устройства по сравнению с известным заключаются в более высокой надежности и в отсутствии .снижения эффективной емкости основных накопителей при обнаружении в них дефекта. Формула изобретения 1. Запоминающее устройство с самоконтролем, содержащее основные накопители, селекторы данных, формирователь контрольных сигналов, блок ko троля по нечетности, регистр данных, резервный и дополнительный накопители, причем первые входы регистра данных, резервного и дополнительного накопителей являются соответственно информационным, управляющим и адресным входами устройства, первый выход резервного накопителя соединен с первыми входами основных накопителей, выходы которых подключены к одним из входов первого селек тора данных, выход которого соединен с входом блока контроля по нечет ности, первый выход которого подключен к второму входу регистра данных выход которого соединен с первым вхо дом второго селектора данных, втррым входом рез.ервного накопителя иТбходом формирователя контрольных сигналов, выход которого подключен к вторым входам основных накопителей, третьи входы которых соединены с другим входом первого селектора данных и первым входом дополнительного н.мрпителя, второй и третий входы и первый выход которого подключены соответственно к второму и третьему выходам и к третьему входу резервного накопителя, четвертый и пятый выходы которого соединены соответственно с вторым и третьим входами второго селектора данных, выход которого является информационным входом устройства, отличающееся тем, что,С целью повышения надежности устройстза, оно содержит блок анализа ошибок и блок управления режимом, первый и второй входы которого подключены к первому и второму выходам блока анализа ошибок, первый и второй входы которого соединены соответственно с первым входом дополнительного накопителя и с вторым выходом блока контроля по нечетности, третий и четвертый входы блока управления режимом подключены соответственно к второму и третьему выходам дополнительного накопителя, третий выход блока анализа ошибок является контрольным выходом устройства. 2,Устройство по П.1, о тл и чающееся тем, что блок управления режимом содержит дешифратор, группу селекторов данных и схему сравнения, один из выходов которой соединен с одним из входов дешифратора, выходы которого подключены соответственно к первым входам селекторов данных группы, одни из входов схемы сравнения являются первым входом блока, вторые входы селекторов данных группы объединены и являются BTCpta входом блока, третьим входом и выходе которого являются соответственно третьи входы и выходам салекторов данных группы, другие входы схемы сравнения и дешифратора являются четвертым входом блока управления режимом. 3.Устройство по ПП.1И2, отличаю щ е е с я тем, что блок анализа ошибок содержит счетчик и регистр номера накопителя, первый и второй входы и выход которого ЯВЛ.ЯЮТСЯ соответственно первым и вторым входами и первым выходом блока, вторым и третьим выходами которого являются выходы счетчика.

вход которого соединен с вторым входом регистра номера накопителя.

Источники информации, принятые во внимание при экспертизе

1.Патент США № 3800294, кл. 340-172.5, опублик. 1974.

2.Патент США 3796996,

кл. 340-172.5, опублик. 1974 (прототип).