Цифровой умножитель частоты Советский патент 1982 года по МПК G06F7/68 

(54) ЦИФРОВСЙ УМНСЖИТЕЛЬ ЧАСТОТЫ

Шобретение относится к информационно-измерительной технике. Известен цифровой умножитель частоты, содержащий формирователь входного сигнала, генератор импульсов эталонной частоты, первый и второй утфавляемые делителя частоты, счетчшс и регистр памятк 1 . Недостатком данного умножителя является низкая точность умножения частоты, о5услозле1шая возникновением систематической ошибки при неизменной час тоте входного сигнала и случайной ошибки с ненулевым математическим ожиданием при изменении частоты входного сигнала. Кроме того, диапазон частоты входного сигнала этого устройства ограничен целым числом. Наиболее бл 4зкнм по технической сущ ности к предлагаемому является цифровой умножитель частоты, содержащий формирователь входного сигнала, первый и вто рой элементы И, первый и второй управляемые делители частоты, первый и второй регистры памяти, сумматор, триггер и генератор импульсов эталонной частоты 21 Недостатками известного устройства являются невозможность обеспечения умножения входных сигналов на дробн1,1й коэфф1щиент и непрерывного формирования выходного сигнала -при изменениях частоты на входе умножителя. Цель изобретения - расщирение диапазона коэффициента умножения за счат получения возможности умножения на дробный коэффициент и повыше ще точности умножения при изменениях входной частоты. Поставленная цель достигается тем, что в цифровой умножитель частоты, содержащий формирователь входного сигнала, первый и BTqpou элементы И, первый и второй управляемые делители частоты, первый и второй регистры памяти, сумматор, триггер н генератор импульсов эта лонной частоты, тфнчем вход формирователя входного сигнала является входом

умножителя частоты, выход формирователя вход1юго сигнала соединен с первым входом первого элемента И, второй вход которого соединен с выходом генератора импульсов эталонной частоты, с входом установки в единицу триггера и с первым входом второгхэ элемента И, второй вход которого соединен с прямым выходом триг- с гвра, а выход второго элемента И соеди нен с входом второго управляемого делителя частоты, п разрядных Выходов первог о управляемого делителя частоты соедш1е}1ы соответственно с п старщими входным разрядами второго регистра памяти, а выход переноса сумматора сое с входом установки в ноль триггера, введены счетчик, третий и четвертый регистры памяти и второй накапливающий сумматор, причем выход первого элемента И соединен с управляющим входом . ликаплкваюшего сумматора, п входных разрядов второго слагаемого KOTqporo соединены соответственно с п выходными разрядами третьего регистра памяти, п выходных разрядов накапливающего сумматора соединены соответственно с п младшими разрядами второго реrHCTjja памяти, а выход переноса накапливающего сумматора - с входом первого управляемого делителя частоты, п установочных входов которого соединены cooTBeTCTBeifflo с п выходными разрядами четвертого регистра памяти и с п входами первого слагаемого первого сум матора, 2 входов второго слагаемого которого соединены соответственно с 2п входными разрядами второго регистра памяти, выход первого управляемоги делителя частоты соединен со счетным входом счетчшса, выход которого соединен с входом первого регистра памяти, п ,цсоднъ Х разрядов первого регистра памяти соединены соответственно с п установочными входами второго управляемого делителя частоты, выход которого соедщюн с шравляющим входом первого сумматора и является выходом цифрового умножителя частоты. На чертеже изображен цифровой умно житель частоты. Цифровой умножитель частоты содержит фс)рм1фователь 1 входного сигнала, поступающего по входу 2, первый логический элемент И 3, первый управляемый делитель 4 частоты, генератор 5 импульсов эталонной частоты, второй логический элемент И 6, второй управляемый дели1Х2ль 7 частоты, триггер 8, перВ1.гн регистр 9 памяти, счетчик 10

импульсов, второй регистр 11 памяти, первый сумматор 12, третий и четвертый регистры 13 и 14 памяти, накапливающий сумматор 15.

Устройство работает следующим образом.

Сигнал входной последовательности периодом Т., поступает на вход форирователя 1 входного сигнала, котоый формирует управляющие импульсы лительностью Ту ,, которые с выхода 2 срмирователя 1 входного сигнала потупают на вход логического элемента 3, разрещая прохождение импульсов с астотой f о с выхода генератора 5 мпульсов эталонной частоты на вход наапливающего сумматора 15. В регистах 13 и 14 памяти предварительно заисаны числа d. и (Ь соответственно. Спустя гфомежуток времени, равный Т , на вход сумматора 15 поступает x fоим пульсов, на вход управляемого елителя 4 частоты поступает xимпульсов. п - число разрядов сумматора 15; Л-, - остаток, содержащийся в сумматоре 15 по окончанию интервала времени Т . На вход счетчика 10 импульсов поступает , импульсов. где Л( - остаток, содержащийся в делителе 4 частоты по око:гчанию интервала времени По окончанию интервала времени TX чнс ло 1 из счетчика 10 импульсов переписывается в первый регистр 9 памяти и определяет коэффициент деления второго управляемого делителя 7 частоты, на выводе которого импульсы будут появляться через интервалы т Л. ВЬ1Х „ Если U-1 Д-п О, то О -- -1 Так как d - 2 - 1, то Обозначив , получаем т.е. частота выходного сигнала равна (Ь, -с-2 . 6ЫХ J Ло Изменяя ot можно получить практическ любой, как целый, так и дробный коэффициент умножения с достаточно высоко точностью, так как оСд меняется с шаг 1/l . В реальных условиях Д-, О, д О. Это гфиводит к возникновени ошибки в формировании выходной послед вательности, три этом NoL-4 вых- f .р Погрешность равна / 11 г| йТ.Так как каждый выходной импульс и ет временной сдвиг дТ относительно идеальной последовательности, то этот сдвиг приводит к появлению накапливаю щегося временного опережения. С целью периодической компенсации данной погрешности введены Второй регистр 11 памяти, сум матер 12, триггер 8 и второй элемент И 6. В исходном состоянии единичное состояние прямого выхода триггера 8 раз решает прохождение импульсов эталонной частоты через второй логический элемент И 6 на вход управляемого дели теля 7 частагьи По окончанию временно го интервала Тх остатки л и л- из сумматора 15 и делителя 4 частоты пе реписываются во втфой регистр 11 памяти. Затем, при появлении очередного K-IX) выходного импульса, в сумматоре 12 вычисляется величина (д + A2J « Когда эта величина становитс меньше нуля, то импульс с выхода сумм тора 12 устанавливает на выходе триггера 8 нулевое состояние и очередной импульс с выхода генератора 5 не поступает на вход делителя 7 частоты, а устанавливает на выходе триггера 8 единичное состояние, поэтому на выходе делителя 7 частоты импульс появляется чер&з И1л«рвал времени а так как в этот момент накош1е ошя сшибка равна К ДТ то она полностью компенс1фуется. С приходом очередного импульса длительностью J устройство работает аналогична. Благодаря введению счетчика 10 импульсов обеспечивается непрерывное формирование выходного сигнала и непрерывное слежение за изменениями частоты входного сигнала, так как после переписи кода в регистр 9 памяти счетчик 10 импульсов готов к работе, а делителем 7 настоты управляет регистр 9 памяти. Таким образом, по сравнению с известным, предлагаемое устройство полностью устраняет указанные недостатки, что позволяет существенно расширить область применения умножителя. Формула изобретения Цифровой умножитель частоты, содержащий формирователь входного сигнала, первый а. второй элементы И, первый и второй управляемые делители частоты, первый и второй регистры памяти, сумматор, триггер и генератор импульсов эталонной частоты, причем вход формирователя входного сигнала является входом цифрового умножителя частоты, выход форм1фователя входного сигнала соединен с первым входом первого элемента И, второй вход которого соединен с выходом генератора импульсов эталонной частоты, с входом установки в единицу триггера и с первым входом второго элемента И, второй вход которого соединен с прямым выходом триггера. Выход второго элемента И соединен с входом второго управляемого делителя частоты, п разрядных выходов первого управляемого делителя частоты соединены соответственно с п старшими входными разрядами второго регистра памяти, Выход переноса сумматора соединен с входом установки в ноль триггера, отличающийся теМг что, с целью расширения диапазона коэффициента умножения за счет получения возможности умножения на .дробный коэффи1ше гг и повьпления точности умножения при изменениях входной частоты, в него введешл счетчик, третий к четвертый регис1ры памяти и второй накапливающий сумматор, щ)ичем выход первого элемента И соединен с управляющим входом ш каллмваюшего сумматора, п входньк разрядов втсрого слагаемого которого соединены соответствегаю с п выходными разряда™ ми третьего регистра памяти, п выход. ных разрядов накапливающего сумматора соединены соответственно с п младшими входными разрядами второго регистра памяти, а выход переноса накапливающего сумматора - с входом первого управляемо го делителя частоты, п установочных входов Которого соединены cooi-ветствешю с п выходными разрядами четвертого регистра памяти и с п входами первого слагаемого первого сумматора, 2 п вхо дов второго слагаемого которого соеди51ены соответственно с 2 п выходными разрядами второго регистра памяти, выход первого управляемого делителя частоты соединен со счетным входом счетчика, выход соединен с входом первого регистра памяти, п выходных разрядов первого регистра памяти соединены соответственно с п установочными входами второго управляемого делителя частоты, выход которого соединен с управляющим входов первого сумматора и является выходом цифрового умножителя частоты.

Источники информации, 1финятые во внимание при экспертизе

2. Авторское свидетельство СССР № 663068, кл. Н 03 В 19/10, 1976 (1фототип).