Мультиплексный канал Советский патент 1982 года по МПК G06F3/04 

(5) МУЛЬТИПЛЕКСНЫЙ КАНАЛ

1

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах повышенной надежности.

Известны ЭВМ с системой ввода-вывода, построенные на базе каналов ввода-вывода, которые при выполнении операции ввода-вывода используют оборудование центрального процессора, содержащего блок связи с Оперативной ,о памятью, блок микропрограммного уп-г равлёния, арифметико-логическое устройство, соединенное между собой входами и выходами процессора, системой информационных, адресных и управляю- (5 щих шин tl ).

Недостатком этих устройств является низкая производительность централь ного процессора, так как во время обслуживания операций ввода-вывода 20 процессор не обрабатывает команд.

Наиболее близким техническим решением к изобретению является мультиплексный канал, содержащий блок микропрограммного управления, блок связи с оперативной памятью, блок регистров, регистр контроля и арифметичес кий блок, выход которого соединен через выходные информационные шины с первым входом блока регистров и входом блока связи с оперативной памятью, первый выход и вход-выход которого соединены с шинами оперативной памяти, а второй выход - с вторым и третьим входом арифметического блока через входные информационные шины, к которым также подключены входные шины .центрального процессора, первый вход блока микропрограммного управления и первый выход блока ре|Гистров, вторые и третьи входы и выходы которого соединены с информационными, и управляющими шинами интерфейса, а четвертые и пятые выходы соответственно с вторым входом блока микропрограммного управления и первым входом регистра контроля, выход которого подключен к третьему входу блока микропрограммного управления, первый второй, третий и четвертый выходы которого соединены соответственно с выходными шинами центрального процессора, шинами обращения, через шины управления с четвертыми входами арифметического блока и блока регист ров, через шины константы с первым входом арифметического блока CZJ. Недостатком этого мультиплексного канала является низкая достоверность обработки информации, так как в процессе выполнения операции ввода-вывода информации контроль цепей перед чи данных, осуществляемый на нечет не позволяет обнаруживать кратные ошибки. Цель изобретения - повышение дост верности обработки информации мульти плексного канала. Поставленная цель достигается тем что в мультиплексный канал, содержащий блок микропрограммного управлени блок связи с оперативной памятью, блок регистров, регистр контроля и арифметический блок, выход которого соединен с первым входом блока регистров и входом блока связи с оперативной памятью, первый выход и входвыход которого соединены с соответст вующими шинами обмена с оперативной памятью устройства, первый информационный вход арифметического блока . соединен с вторым выходом блока связи с оперативной памятью, входными шинами центрального процессора устройства, первым входом блока микропрограммного управления и .первым выходом блока регистров, вторые и третьи входы и выходы которого соединены соответственно с информационными и управляющими шинами интерфейса ввода-вывода устройства, а четвер тый и пятый выходы - соответственно с вторым входом блока микропрограммного управления и первым входом регистра контроля, выход которого подключен к третьему входу блока микррпрограммного управления, первый и второй выходы которого соединены соответственно с выходными шинами цент рального процессора устройства и выходными шинами обращения устройства, а третий выход - с управляющим входо арифметического блока и ч етвертым вх дом блока регистров, введены блок коммутации, элемент ИЛИ, группа триг геров, группа элементов И-ИЛИ и триг гер ошибки, причем единичный выход триггера ошибки подключен к второму входу регистра контроля,, установочный и сбросовый входы триггера ошибки подключены соответственно к выходу элемента ИЛИ, и к третьему выходу бло-ка микропрограммного управления, первым и вторым входам элементов И-ИЛИ группы, сбросовым входам триггеров группы и первому входу блока коммутации, второй и третий входы которого соединены соответственно с четвертым выходом блока микропрограммного управления и вторым выходом блока связи с оперативной памятью, первый выход с вторым информационным входом арифметического блока, а второй выход с третьим инфсЭрмационным входом арифметического блока и. третьими входами элементов И-ИЛИ группы, четвертые входы и выходы которых подключены соответственно к выходу арифметического блока и счетным входам соответствующих триггеров группы, единичные выходы которых подключены к группе входов элемента ИЛИ. На фиг. 1 представлена блок-схема мультиплексного канала; на фиг. 2 функциональная схема блока выбора входа. Мультиплексный канал (фиг. 1) содержит блок 1 микропрограммного управления, блок 2 связи с оперативной памятью, арифметический блок 3 блок k регистров, регистр 5 контроля, блок 6 коммутации, элемент 7 ИЛИ, триггеры 8 группы (число триггеров определяется разрядностью информационного потока в канале), элементы И-ИЛИ 9, триггер 10 ошибки. На фиг. 1 обозначены входные и выходные шины устройства для связи с процессором и оперативной памятью: входные шины 11 центрального процессора, шины 12 обмена с оперативной памятью, выходные шины 13 центрального процессора, шины 1 обращения, внутренние шины устройства; шины 15 управления, шины 16константы и информационные шины 17и 18, а также шины устройства для связи с устройствами ввода-вывода; информационные и управляющие информационные шины 19 интерфейса, управляющие шины 20 интерфейса, шины 21 первого входа, шины 22 второго входа. . Блок 1 микропрограммного управления обеспечивает автоматическое функционирование мультиплексного канала в соответствии с заданными микропрограммами. Блок 1 содержит (фиг. 1) регистр 23 микрокоманды;включающий адресные поля 23.1, управляющие поля 23.2 и поле 23.3 койстанты, управляющую память 2k и регистр 25 адреса управляющей памяти. Блок 2 связи с оперативной памятью служит для обмена информации между оперативной памятью и мультиплексным каналом. Блок 2 содержит регистр 26 адреса оперативной памяТ1 и регистр 27 данных оперативной памяти. Арифметический блок 3. предназначен для обработки информации, поступающей в мультиплексный канал из Цен трального процессора, оперативной памяти и внешних устройств, и содер-жит (фиг. 1) входные регистры 28.1 и 28.2, арифметико-логический узел 29, построенный на элементах типа ИПЗ, .и мультиплексоры 30, число кото рых определяется разрядностью информационного потока в канале. . Блок Ц регистров предназначен для промежуточного хранения текущего управляющего слова канала, управления связью и обменом информации между ка налом и внешними устройствами и соде жит (фиг. 1) регистр 31 текущего управляющего слова канала (УСК), регистр 32 управления канала, регистр 33 управления абонента, регистр 3/ выходной информации, регистр 35 выхо ной информации. Блок 6 .коммутации служит для выбо ра регистра источника, подаваемого на вход арифметического блока 3, в зависимости от режима функционирования мультиплексного канала, т. е. обработки или контроля информации. Блок 6 содержит (фиг. 2) первую груп пу элементов И-НЕ Зб-, вторую груп пу элементов И-НЕ kl-kk, группу муль типлексоров первого операнда и группу мультиплексоров 6, второго операнда (число мультиплексоров в группе соответствует разрядности информационного потока в канале). Мультиплексный канал работает еле дующим образом. Управление операцией ввода-вывода осуществляется с помощью канальной программы, состоящей из ряда управля ющих слов канала. Управляющие слова канала содержат всю необходимую информацию для выполнения операции вво да-вывода, а именно: код операции, адрес данных, счетчик количества передаваемых байтов и специальные флажки, модифицирующие канальную программу. Канальная программа хранится в оперативной памяти и, по мере необходимости, очередное управляющее слово канала извлекается из оперативной памяти (не показана). Дальнейшее управление операцией ввода-вывода осуществляется под управлением этого управляющего слова канала, которое называется текущим. Канал формирует управляющее -слово для каждой операции ввода-вывода и хранит егов момент связи с устройством на регистрах канала, а в течение всей операции ввода-вывода в специальной сбласти оперативкой памяти, называемой мультиплексной памятью. Первое управляющее слово канала канальной программы извлекается из оперативной памяти по инициативе центрального Процессора (не показано). Для этого последний выдает специальную команду, которая содержит адрес канала и адрес внеш-ч него устройства, для которого должна быть начата операция ввода-вывода. Мультиплексный канал принимает команду по шинам 11 и вырабатывает начальный адрес микропрограммы обслуживания данной команды в регистре 25 адреса управляющей памяти. По содержимому регистра 25 считывается информация из управляющей памяти 2 и заносится в регистр 23 микрокоманд. Содержимое регистра 23 формирует адрес следующей микрокоманды и управляет работой канала в течение одного машинного такта. Под управлением микропрограммы обслуживания команды управляющее слово считывается из оперативной памяти по адресу, хранящемуся в регистре 2б, через шины 12 в регистр 27 данных оперативной памяти и через информационные шины 18 и мультиплексоры 30 выдается на информационные шины 17 для записи в регистр 31 текущего УСК. Получив необходимую управляющую информацию, канал выполняет начальную выборку адресуемого устройства вводавывода (не показано). При. этом передачей адреса устройства, кода команды и байта начального состояния адресуемого устройства управляют регистр 32 и регистр 33. Установка соответствующих триггеров в этих регистрах выполняется микропрограммно через шины 15 и аппаратно через шины 20. После окончания начальной выборки устройства ввода-вывода содержимое регистра 31, текущего УСК поступает на информационные шины 19 и через мультиплексоры 30 и информационные щины 17 заносится в регистр 27, содержимое которого по управляющему си налу с шин 1 записывается в мультиплексную память по адресу из регистра 2б, содерж-имое которого определяется адресом устройства ввода-вывода. Затем канал собщает центральному процессору о результате запуска устройства ввода-вывода через шины 13 путем установки соответствующего кода результата. С этого момента центральный процессор и канал начинают работать параллельно по своей программе. При готовности принять или переда байт данных устройство ввода-вывода выдает на управляющие шины 20 интерфейса специальный сигнал, по кото|эому устанавливается соответствующий триггер в регистре 33 управления або нента. По состоянию этого триггера в регистре 25 адреса управляющей памяти формируется начальный адрес мик ропрограммы обслуживания данных, которая: считывает управляющее слово из области мультиплексной памяти, оп ределяемой адресом этого устройства ввода-вывода; выполняет циклы передачи информации между оперативной памятью процессора и устройством вво ,да-вывода; модифицирует адрес данных и счетчик байтов на количество переданных байтов; запоминает модифицированное управляющее слово устройства в прежней области мультиплексной памяти. Микропрограмма обслуживания данных повторяется столько раз, сколько байтов данных необходимо передать между устройством ввода-вывода и оперативной памятью за одно подключение его к каналу. При выполнении команды считывания данные от устройства ввода-вывода по ступают через информационные шины 19 интерфейса в регистр 35 входной информации. Содержимое регистра 35 через входные информационные шины 18 поступает на информационные входы мультиплексоров 30, на управляющие входы которых поступает управляющий сигнал с шин 15, пропускающий указанную информацию на информационные шины 17 для записи в регистр 27 данных оперативной памяти. Адрес данных из регистра 31 текущего УСК по описанной цепочке передается в регистр 26 адреса оперативной памяти. По управляющему сигналу с шин обращения принятия в регистр 27 информация записывается в оперативную память через шины 12. После записи данных в оперативную память адрес данных и счетчик байтов модифицируется на количество переданных байтов. Для этой цели адрес данных из регистра 31 текущего УСК по информационным шинам 18 поступает на информационные выходы мультиплексоров 46, а модифицирующая константа подается на информационные входы мультиплексоров 5 по шинам 16 константы. Управляющие сигналы с шин 15, поступающие через элементы И-НЕ Зб-38 и И-НЕ 42-4t на управляющие входы мультиплексоров 6 и непосредственно на управляющие входы мультиплексоров S разрешают выдачу указанной информации с выходом мультиплексоров в регистры 28.1 и 28.2. Результат модификации с выхода арифметического узла 29 через мультиплексоры 30 под управлением сигнала с шин 15 поступает на информационные шины 17 для записи в регистр 31. Модификация счетчика байтов выполняется аналогично модификации адреса данных. Команда записи отличается от команды считьшания тем, что по управляющему сигналу с шин 1 4 данные считываются из оперативной памяти через шины 12 и заносятся в регистр 27. Данные из регистра 27 через информационные шины 18, мультиплексоры 30 и информационные шины. 17 передаются в ре:гистр З выходной информации, из которого они поступают на устройство ввода-вывода через информационные шины Л9 интерфейса. Отклонение от нормы информации, передаваемой по информационным шинам канала, а также нарушения требований к длительности последовательностей сигналов, передаваемых между каналом и устройствами ввода-вывода,фиксируются в регистре 5 контроля, в котором в случае обнаружения на информационных шинах четной информации или нарушений в последовательностях управляющих сигналов интерфейса устанавливается в единичное состояние триггер, соответствующий данной ошибке. По этому триггеру в регистре 25 формируется начальный адрес микропрограммы обработки аппаратной ошибки, которая сообщает центральному процессору о

причине прекращения операции вводавывода .

В процессе обработки информации в канале информации с информационных шин 17 поступает параллельно в один из регистров блока А через элементы 2И-ИЛИ 9 на счетные входы триггеров 8 по управляющему сигналу с шин 15Содержимое регистра блока, i после занесения в него информации-поступает через входные информационные шины 18, блок 6, шины 22 и элементы 9 на те же счетные входы триггеров 8. В случае отсутствия ошибки в регистре и цепях передачи информации триггерыВ должны быть в нулевом состоянии. При наличии неисправности триггеры, соответствующие сбойным разрядам, окажутся в единичном состоянии и через элемент ИЛИ 7 вызовут установку в единичное состояние триггера 10 ошибки, который установит соответствующий признак-ошибки в регистре 5 контроля, после чего по управляющему сигналу с шин 15 произойдет сброс триггеров В и 10.

В качестве примера рассмотрим передачу адреса данных из регистра 31 текущего УСК в регистр 2б адреса данных оперативной памяти и его модифинацию. Для этой цели адрес данных из регистра 31 через информационные шины 1В, мультиплексоры 30 и шины информационные 17 одновременно поступает в регистр 26 и через элементы 9 на счетные входы триггеров В. После приема информации содержимое регистра 2б через информационные шины 1В поступает на информационные входы мультиплексоров 6. На управляющие входы этих мультиплексоров поступают управляющие сигналы с шин -15 через элементы И-НЕ и И-НЕ Л2-А, которые разрешают выдачу содержимого регистра 26 на шины 22 для,занесения через элементы 9 на счетные входы триггеров В.

При модификации адрес данных, поступает из регистра 3 через информационные шины 1В на.информационные входы мультиплексоров 6, а управляющие СИ налы, разрешающие выдачу адреса данных в регистр 28,2, поступают через элементы И-НЕ Зб-38 и И-НЕ k2-ki с шин 15 на управляющие входы тех же мультиплексоров. Константа для моди-фикации поступает в регистр 28.Г с шин 16 через мультиплексоры k. Результат модификации через мультиплексоры 30 информационные шины 17 заносится одновременно в регистр 31 текущего УСК и через элементы И-ИЛИ 9 на счетные входы триггеров В. После приема информации адрес данных из регистра 3V снова через информационны шины 1В, блок 7, шины 22 и элементы И-ИЛИ 9 подается на счетные входы триггеров 8, как было описано ранее. При наличии неисправности триггеры, соответствующие сбойным разрядам, окажутся в единичном состоянии и установят через элемент ИЛИ 7 триггер 10 ошибки, который установит в регисре 5.контроля соответствующий призна ошибки. Этот признак вызовет микропрограмму обработки аппаратных ошибок, которая сообщит центральному процессору об ошибке.

Таким образом, предлагаемый мультиплексный канал позволяет обнаруживать в информационных потоках внутри канала ошибки любой кратности, что И обеспечивает повышение достоверности обработки.

Формула изобретения

Мультиплексный канал, содержащий блок микропрограммного управления, блок связи с оперативной памятью, блок регистров, регистр контроля и арифметический блок, выход которого соединен с первым входом блока регистров и входом блока связи с оперативной памятью, первый выход и вход-выход которого соединены с соответствующими шинами обмена с оперативной памятью устройства, первый информационный вход арифметического блока соединен с вторым выходом блока связи с с оперативной памятью, входными шинами центрального процессора устройства, первым входом блока микропрограммного управления и первым выходом блока регистров, вторые и третьи входы и выходы которого соединены соответственно с информационными и управляющими шинами интерфейса ввода-вывода устройства, а четвертый и пятый выходы - соответственно с вторым входом блока микропрограммного управления и первым входом регистра контроля выход которого подключен к третьему входу блока микропрограммного управления, первый и второй выходы которого соединены соответственно с выходными шинами центрального процессора устройства и выходными шинами обращения устройства, а третий выход - с управляющим входом арифметического блока и четвертым входом блока регистров, о т л и ч а го щ и и с я тем, что, с целью повышения достоверности обработ ки информации мультиплексного канала, в него введены блок коммутации, элемент ИЛИ, группа триггеров, группа элементов И-ИЛИ и триггер ошибки, причем единичный выход триггера ошибки подключен к второму входу регистра контроля, установочный и сбросовый входы триггера ошибки подключены соответственно к выходу элемента ИЛИ и к третьему выходу блока микропрограммного управления, первым и вторым входам элементов И-ИЛИ группы, сбросовым входам триггеров группы и первому входу блока коммутации, вто рой и третий входы которого соединены соответственно с четвертым выходом блока микропрограммного управления и вторым выходом блока связи с оперативной памятью, первый выход - с вторым информационным входом арифметического блока, а второй выход - с третьим информационным входом арифметического блока и третьими входами элементов И-ИЛИ группы, четвертые входы и выходы которых подключены соответственно к выходу арифметического -блока и счетным входам соответствующих триггеров . группы, единичные выходы которых подключены к группе входов элементов ИЛИ. Источники информации, принятые во внимание при экспертизе 1.Электронная вычислительная машина ЕС-1050. М., -Статистика, 1976, гл. 4. . 2.Патент США № З«53б00, кл. G Об F 3/0, опублик. 1969 (прототип) .