Устройство для контроля магистралей в ЭВМ Советский патент 1982 года по МПК G06F11/26 

Изобретение относится к вычислительной технике и может быть использовано для контроля цифровых вы-, числительных машин.

Известно устройство для контроля управляющих систем, IB котором при записи (.считывании) информации в оперативное запоминающее устройство формируется дополнительный контрольный разряд, равный сумме контрольных разрядов адреса и слова, что позволяет обнаружить чтение по неправильному адресу, а также искажение информации 1.

К недостаткам указанного устройства следует отнести затраты значительного оборудования для формирования контрольного разряда и увеличение разрядности оперативного запоминающего устройства, что во многом нерационсшьно или даже невозможно.

.Наиболее близким по своей технической сущности к предлагаемому является устройство для контроля магистралей в ЭВМ, содержащее схему контроля на четность, соединенную с выходным регистром запоминающего устройства и схему управления, вход, которой подключен к выходу схемы; ,

контроля на четность, входные и выходные вентили, сумматор по модулю два, входы которого соединены с выходами входных вентилей, первые входы KOTOE tx соединены со схемой управления, а вторые с выходным ре- гистром запоминающего устройства. При этом выходы сумматора устройства по модулю два соединены с входами

10 выходных вентилей, вторые входы которых соединены со схемой управления а выходы входных вентилей - с входами выходного регистра запоминающего устройства 21.

15

.Недостаткакш данного устройства является отсутствие контроля адресных магистралей, а также то, что контроль по четности осуществляется на выходном регистре запоминающе20го устройства, что не исключает искажения- информации на регистре команд цифровой вычислительной машины (ЦВМ), кроме того необходимо подключение реальных внешних устройств для пол25ной проверки ЦВМ.

Цель изобретения повышение достоверности контроля магистралей ЭВМ.

Поставленная цель достигается тем,

30 что устройство для контроля магистралей ЭВМ содержит регистр операнда, блок контроля,по четности, группу вь1ходных элементов И, выходы которых являются группой информационных выходов устройства, а также дополнительно введены регистр адреса, схема сравнения адреса, схе ма сравнения операндов, первый, вто рой, третий, четвертый и пятый элементы И, элемент НЕ, триггер со счетным входом,R5 -триггер, первый и второй блоки выделения адреса формирователь адреса, причем первый информационный вход устройства соединен с информационными входа- ми регистров операнда и адреса, информационные выхода которых соединены соответственно с первыми входами схем сравнения адреса и операндов, второй информационный вход устройства соединен с входом блока контроля по четности и с вторым входом схемы сравнения операндов,, выход которой соединен с первы входом первого элемента И и через элемент НЕ с первым входом второго элемента И, адресный вход устрой- . ства соединен с входами первого и второго блоков выделения адреса и с вторым входом схемы сравнения адреса, выход которой соединен с вторымя входами первого и второго элем .тов И, выход первого элемента И сое нен с первыми входами выходных эле 1ментов И группы и с входом R Rs-три гера, единичный выкод которого соединен с первым входомтретьего эле.т мента И и с блокированным выходом устройства,выход первого блока выде ления адреса соединен с S-входом RS-триггера, выход второго блока выделения адреса соединен со счетным входом триггера, со счетным вхо дом и с первь ш входами четвертого и пятого элемента И, выходы которых соединены с управляющими входами со ветственно регистров адреса и опе1 анда,| единичный и нулевой выходы 1 риггера со счетным входом соединены соответственно с вторыми входами .четвёртого и пятого элементов И, третьи входы которых соединены с тактовым входом устройства, выход формирователя адреса соединен с вторыми входами выходных элементов И.группы, выход блока контроля по четности соединен с вторым входом третьего элемента И, выход котороtjc) лвляется первым контрольным выхо дом устройства, выход второго элем та И является вторым, контрольным выходом устройства. На фиг. 1 приведена структурная схема устройства для контроля магистралей в ЭВМ; на фиг..2 - пример выполнения схетл формирователя адреса, который в двоично-восьме, ричном коде формирует адрес 622 ИО 010 010); на фиг, 3 - пример выполнения .схемы блока выделения адреса, который выдает на выходе логическую 1 при входном адресе 10110101; на фиг. 4 - блок-схема алгоритма работы контролируемой ЭВМ с устройством для контроля магистралей в ЭВМ, Устройство 1 для контроля магистралей в ЭВМ ЧФиг. 1) включает регистр 2 адреса, регистр 3 операнда, схему 4 сравнения адреса, схему 5 сравнения операнда, элемент И 6, элемент НЕ 7, элемент И 8, RS -триггер 9, группу 10 выходных элементов И, формирователь 11 ад- реса, блоки 12 и 13 выделения адреса, элемент И 14, блок 15 контроля по четности, элементы И 16 -3-J. триггер 18 со счетным входом. Устройство включает также узлы ЭВМ: регистр 19 числа, регистр 20 команд, блок 21 приоритета, блок 22 синхронизации, счетчик 23 кoмaндJ дешифратор 24 команд. При этом в устройстве 1 для контроля магистралей в ЭВМ информационные входы регистра 2 адреса и регистра 3 операнда соединены с первым информационным входом устройства, информационные выходы регистра 2 адреса и регистра 3 операнда соединены соответственно с первыми входами схемы 4 сравнения адреса и схемы 5 сравнения операнда, выход которой соединен с первым входом элемента И 6 и через элемент НЕ 7 с первым входом элемента Н 8, выход которого является вторым контрольным выходом устройства, выход элемента И 6 соединен с R-входом RS-триггера 9 и первым входом группы 10 выходных элементов И, второй вход которого соединен с выходом формирователя 11 адреса, а выходы группы 10 выходных элементов являются информационными выходами устройства, адресный вход устройства соединен с входами блоков 12 и 13 выделения адреса и вторым входом схемы 4 сравнения адреса, выход которой с оединен с вторыми входами элементов И 6 и 8, первый вход элемента И 14 соединен с выходом ftS-Триггера 9, являющимся блокирующим выходом устройства, второй вход элемента И 14 соединен с выходом блока 15 контроля по четности, входы которого соединены с вторыми входами схемы 5 сравнения операнда и вторым.информационным входом устройства, первые входы элементов -И 16 и 17 соединены с выходом блока 13 выделения адреса и со счетным входом триггера 18 единичный и нулевой выходы которого соединены соответственно с вторыми входами элементов И 16 и 17, третьи входы которых соединены с тактовым входом устройства, выходы элементов И 16 и 17 соединены соответственно с управляющими входами регистра 2 адреса и регистра 3 операнда, вынрд блока 12 выделения адреса соединен с S-входом ИЗ-триггера 9, а выход элемента И 14 является первым контрольным выходом устройства.

При этом первый информационный вход устройства соединен с выходом регистра 19 числа, второй информационный вход устройства соединен с выходом регистра 20 команд, первый и второй контрольные выходы устройства соединены соответственно с первым и вторым входами блока 21 приоритета, тактовый вход устройства соединен с выходом блока 22 .синхрони эации, информационные выходы устройства соединены с входами четчика 23 команд, выходы которого соединены с адресным входом устройства, блокирующий выход устройства соединен с входом дешифратора 24 команд. Цепи сброса на фиг. 1 условно не показаны./ . 1

Формирователь 11 адреса .(фиг. J, который в двоично-восьмеричном коде .формирует адрес 622 (110 010 010 ) включает входную шину 25 нулевого потенциала, выходную шину 26 нулевого потенциала,-элемент НЕ 27, шину логической единицы 28, шины адр са 29.

На фиг. 3 показан пример выполнения cxeNttJ блока 12 выделения адреса, которая выдает на выходе логическую 1, при входном адфесе 10110101. Схема блока 12 включает входы схемы 30, элементы НЕ 31, многовходовой элемент И 32.

Блок-схема гшгоритма работы контролируемой ЭВМ с устройством для контроля магистралей в ЭВМ (фиг. 4) содержит блок 33 начала программы, блок 34 обнуления счетчиков программы, .блок 35 контрольного суммирования информации запоминающего устройства команд, блок 36 условия равенства полученной контрольной суммы с эталоном, блок 37 формирования признака неисправности запомингиощего устройства, блок 38 поиска в массиве запоминающего устройства (ЗУ) прямого и соответствующего ему обратного адреса с ненулевой информацией, блок 39 условия нахождения прямого и обратного адреса с ненулевой информацией, блок 40 формирования признака отсутствия прямого и соответствующего ему обратного адреса с ненулевой информацией, блок 41 запоминания прямого и обратного адреса в ячейксос оперативного запоминающего устройства, блок 42 последовательной посылки прямого, обратного и последнего- адресов и информации по ним на регистр числа конт ролируемой ЦВМ, формирования +1 на счетчике адреса А1 и на счетчике внутренних циклов, формирования на счетчике команд ЦВМ адреса А1, блок 43 условия равенства счетчика внутренних циклов О, блок 44 условия равенства счетчика адреса .А1 двум, блок 45 обнуления счетчика адреса Al,- формирования на счетчике команд ЦВМ ад0реса А2, безусловного перехода на начальный адрес массива ЗУ, блок 46 условия равенства адреса и информации по магистралям чисел и команд, блок 47 формирования признака неис5правности адресных магистралей, блок 48 формирования адреса A3 для безусловного перехода.

Блоки 46 - 48 реализуются аппаратно в устройстве 1 контроля. Кроме того,сюда входят блок 49 условия зацикQливания, блок 50 останова и блок 51 конца.

Устройство 1 для контроля магистралей в ЭВМ работает следующим образом.

5

С помощью инженерного пульта управления ЭВМ производится запуск программы контроля Лфиг. 4, поз. 33-51), по которой вначале произво0дится обнуление счетчиков программы, суммирование информации с запоминающего устройства, по магистрали операндов и сравнение полученной контрольной суммы с эталоном (фиг. 4, ,поз. 33-37). ;Этим проверяется магист5раль чисел в процессоре и самозапоминающее устройство. Далее согласно фиг. 4, поз. 38 производится поиск прямого и обратного адреса в массиве запоминающего устройства (ЗУ),

0 по которым в ЗУ хранится нулевая информация. Если такие адреса будут найдены, то они запоминаются в ячейKcix оперативного запомингиощего устройства (ОЗУ) ЭВМ, в противном

5 случае формируется признак отсутствия прямого и обратного адреса с ненулевой информацией (фиг. 4, поз. 39-41 ). Поиск прямого и обратного адреса происходит при выборке ин0формации с ЗУ по магистрали чисел, которые предварительно уже проверены. Определенный таким образом прямой адрес передается с ячейки ОЗУ в ЭВМ в регистр 19 числа (фиг.1) и проис5ходит формирование на счетчике 23 команды (фиг. 1) адреса А1. Блок 13 выделения адреса выдает сигнал логической 1, по которому триггер 18 со счетным входом устанавливаетО

ся в 1. С прямого выхода триггера 18 сигнал логической 1 подается на второй вход элемента И 16, на первый вход которого подается сигнал 1 с блока 13 выделения адре5Iса А1, а на третий вход - сигнал синхронизации с блока 22 синхронизации. Сигнал с выхода элемента- И 16 пос тупает на управляющий вход регистра 2 адреса и прямой адрес с регистра 19 числа заносится в регистр 2 адреса. Далее, поскольку значения счет чиков внутренних циклов (фиг. 4, поз. 43) и счетчика адреса (фиг. поз. 44) равны 1, происходит ёозврат в программе контроля (к фиг.4, поз. 42 )„ На регистр 19 числа посылается уже информация с запоминающе го устройства команд по прямому адресу и происходит добавление +1 в счетчик адреса А1 и форкшрование на счетчике 23 команд адреса Al. Триггер 18 со счетным входом сра тывает второй раз и сигнал логической 1 появляется уже на нулевом выходе тригге1 а. Поэтому сигнал 1 с элемента И 17 подается на управляющий вход регистра 3 операнда и и формация с регистра 19 числа заносится в него. Таким образом в регистре 2 адреса хранится прямой адр а в регистре 3 операнда -.информаци по этому адресу в ячейке массива ЗУ команд которые были занесены в соответствующие регистры по магистрали чисел. Далее происходит обнулег ние счетчика адреса Al, формировани на счетчике 23 команд ЭВМ адреса А2 и безусловный переход на начальный адрес ЗУ команд (фиг. 4, поз. 45). На выходе блока 12 выделения появля ется сигнал логической 1 и RS -три гер 9 устанавливается в 1, котора подается через блокирующий- выход устройства на вход дешифратора 24 команд. Этим запрещается исполнение ко,манд в процессоре и подключается через первый контрольный выход к блоку 21 приоритета через элемент И 14, блок 15 контроля по четности, соединенный с регистром .20 команд. В процессоре запрещается исполнение команд, т.е. команды выбираются на регистр 20 команд, но не исполняются. Таким образом происходят, нач ная с начального адреса ЗУ, выборы команд на регистр 20 команд с увеличением при каждом обращении на +1 счетчика 23 команд. . Схема 4 сравнения адреса сравнив ет текущее значение на счетчике 23 с прямым адресом на регистре 2 «адреса, а схема 5 сравнения one.ранда сравнивает информацию на регистре 3 операнда с информацией на регистре 20 команд. Когда произойде сравнение указанных значений, на выходе элемента И 6.появится сигнгш логической 1, который подается на первый вход группы 10 выходных элементов И и вход S ИЗ-триггера 9. Да выходе К5 -триггера появляется ло гический О, который через первый блокирующий выход устройства поступает в дешифратор 24 команд и разрешает исполнение команд в процессоре. Одновременно с формирователя 11 адрет са через группу 10 выходных элементов И в счетчик 23 команд заносится адрес A3, по которому хранится команда перехода на поз. 42(фиг. 4 т.е. происходит возврат в программу контроляj где повторяется описанный выше процесс для обратного и последнего адреса ЗУ команд. После этого на счетчике внутренних циклов (фиг. 4, поз 43) будет О, так как счетчик двухразрядный, и происходит переход на поз. 49 (фиг,4К где описанный выше процесс контроля может повторяться. Если на выходе схемы4 сравнения адреса логическая 1, а на выходе схемы 5 сравнения операнда О, то на быходе элемента И 8 будет логическая 1, которая через второй контрольный выход устройства поступает в блок 21 приоритета ЭВМ и сигнализирует о неисправности адресных магистралей . при выборке команд, т.е. получается, что информация по одному и тому же адресу по магистралям чисел и команд разная. Магистраль чисел была проверена ранее, контроль магистрали команд ведется блоком 15 контроля по четности, поэтому такой случай указывает на неисправность адресных магистралей при выборке кЬнЯанд. Таким образом поз. 45-47 (фиг. 4) выполняются устройством 1 контроля аппаратно и описанный выше гтроцесс: контроля является комбинированным. Устройство для контроля магистралей в ЭВМ обладает рядом технологических преимуществ, основными из которых являются контроль адресных и информационных магистралей при выборке команд без подключения реальных внешних устройств (это особенно важно в специализированных ЦВМ, использующих для хранения рабочих программ постоянные запоминающие устройства, где ; контроль адресных магистралей при выборке команд без подключения реальных внешних устройств невозможен), а также автоматизация процесса контроля. Формула изобретения Устройство для контроля магистралей в ЭВМ, содержащее регистр операнда, блок контроля по четности, группу выходных элементов И, выходы которых являются группой информационных выходов устройства, отличающееся тем, что, с целью повышения достоверности контроля, оно содержит регистр адреса, схему . сравнения адреса, схему сравнения операндов, первый, второй, третий, четвертый и пятый элементы И, элемент НЕ, триггер со счетным К -тригге), первый и второй блоки выделения адреса и формирователь ад реса, причем первый информационный вход устройства соединен с информационными входами регистров операнда и адреса, информационные выходы которых соединены соответственно с первыми входами схем сравнения адреса и операндов, второй информационный вход устройства соединен с вх дом блока контроля по четности и с вторым входом схемы сравнения oneрандов, выход которой соединен с пе вым входом первого элемента И и через элемент НЕ с первым входом второго элемента И, адресный вход устройства соединен с входами первого второго блоков выделения адреса и с вторым входом схемы сравнения адреса, выход которой соединен с вторым входами первого и второго элементов И,, выход первого элемента И соединен с первыми входами выходных элем тов И группы и с входом R RS -тригге ра, единичный выход которого соединен с первым входом третьего элемен та И и с блокировочным выходом устройства, выход первого блока выделе ния адреса соединен с входом S RS триггера, выход второго блока выделения адреса соединен со счетным входом триггера, со счетным входом и с первыми входами четвертого и пятого элементов И, выходы которых соединены с управляквдими входами соответственно регистррв адреса и операнда, единичный и нулевой выходы триггера со счетным входом соединены соответственно с вторыми вхоДс1ми четвертого и пятого элементов И, третьи входы которых соединены с тактовым входом устройства, выход формирователя адреса соединен с вторыми входами выходных элементов HV группы, выход блока контроля по четности соединен с вторым входом третьего элемента И, выход которого является первым контрольным выходом устройства, выход второго элемента И является вторым контрольным выходом устройства. Источники информации, принятые во внимание при экспертиэе 1.Патент Англии №1297836, кл. G 4 А, опублик. 1972. 2.Авторское свидетельство СССР 408309, кл. С 06F 11/10, 1974 (про.тотип).., .

V 9

q}u8.Z