Запоминающий элемент Советский патент 1982 года по МПК G11C11/40 

Изобретение относится к микроэлек тронике и может быть применено при разработке микросхем памяти. Известен запоминающий элемент, содержащий два р-п-р транзистора, два п-р-п-транзистора, два диода, и позволяющий считывать, записывать и хранить один бит информации 1. Недостатком указанного элемента является сложность технологии его изготовления, поскольку он выполнен по технологии . Наиболее близким к предлагаемому является запоминающий элемент, содержащий два двухэмиттерных транзист ра п-р-п типа и два делителя напряжения. Элемент позволяет хранить оди бит информации 2. Недостатком этого элемента являе ся низкая помехоустойчивость из-за малой разницы коллекторных напряжен Цель изобретения - пЬвьяпение поме хоустойчивости элемента. Указанная цель достигается тем, что в запоминающий элемент, содержащий первый и второй ключевые п-р-птранзисторы, первые эмиттеры которых объединены и соединены со словарной шиной, вторые эмиттеры соединены с соответствующими разрядными шинами. базы транзисторов соединены соответственно с первыми выводами первого и второго делителей напряжения, введены первый и второй ключевые р-п-ртранзисторы, эмиттеры которых объединены и соединены с шиной питания, коллекторы первого ключевого р-п-ртранзистора и первого ключевого п-р- п-транзистора объединены и соединены, с выходом второго делителя напряжения, коллектора второго ключевого р-п-р-транзистора и второго ключевого п-р-п-транзистора объединены и соединены с выходом первого делителя напряжения, базы первого и второго ключевых р-п-р-транзисторов соединены соответственно с вторыми выводами первого и вторюго делителей напряжег ния. На чертеже представлена схема запоминающего элемента. Элемент содержит п-р-п-транзисторы 1 и 2, первые эмиттеры которых соединены со словарной шиной г вторые эмиттеры - с соответствующей разрядной шиной считывания записи Шр.з.г а коллекторы соединены с соответствующими коллекторами р1П-р-транзисторов-3 и 4, эмиттеры которых объединены и соединены с шиной питания.- Базы первого п-р-п и первого р-п-р-транзисторов соединен с соответствующими выводами первого делителя 5 напряжения, выход которо го соединен с коллектором второго 2 и п-р-п транзистора. Вазы второго и второго р-п-р транзисторов соединены с соответствующими вывода ми второго делителя б напряжения,вы ход которого соединен с коллектором 1 первогб п-р-п-транзистора. Делители 5 и 6 напряжения могут быть выполнены на резисторах 7-10. Устройство работает следующим образом. В установившемся состоянии на шине Ш(;д имеется низкий потенциал И (близкий к нулю) , а на разр 1дные шины Шр.сч.и Шр.э. подано более высокое напряжение И И. В этом состоянии устройство представляет собой статический триггер. На коллекторе одного из транзисторов например, транзистора 2 потенциал близок к напряжению источника питани так как транзистор 4 открыт, а на коллекторе транзистора 1 имеется близкое к нулю напряжение, так как в базу транзистора 1 втекает ток через резистор 8 и открытый транзистор 4; в свою очередь, базовый ток транзистора 4 течет через резистор 9 за счет открытого транзистора 1. При считывании информации потенциал Шх; возрастает до величины И-5-7И2.7И. Устройство при этом работает так же, как и прототип: если до подачи импульса опроса в Шел чере транзистор 1 протекает ток, что соот ветствует хранению нуля, то через первый эмиттер транзистора 1 в словарную шину протекает ток, равный сумме токов через резисторы 8 и 9. Когда же напряжение на шине Ш./ возрастает до величины Ид,то этот ток отводится через второй эмиттер в шину Ш р.сч-f где обнаруживается включенным в нее усилителем считывания. Ког да импульс опроса на шине Ш(-.д заканчивается, то снова ток течет через первый эмиттер транзистора 1. Если запоминающий элемент находится в состоянии (ток через транзистор 1 равен нулю), то при опросе в шине Шр.сч.ток не появляется. При записи информации процессы, происходящие в запоминающем элементе следующие. Шина слов снова возбуждается импульсом с амплитудой H.;j,a на разрядной .шине Шр.з.Формируется импульс с амплитудой И(запись О) или с амплитудой И (понижение потенциала шины Ш р.э.при записи ). В первом случае происходит запирание транзистора 2, а во втором транзистор 2 открывается, причем новое состояние транзистора 2 сохраняется и после окончания импульсов в словарной и разрядной Ш р. з. шинах. В результате более полного использоьания напряжения источника питания в предлагаемом устройстве обеспечивается высокая устойчивость к помехам, действующим на словарной и разрядных шинах. Формула изобретения Запоминающий элемент, содержащий первый и второй ключевые п р-п-транзисторы, первые эмиттеры которых объединены и соединены со словарной шиной, вторые эмиттеры соединены с соответствующими разрядными шинами, базы транзисторов соединены соответственно с первыми выводами первого и второго делителей напряжения, отличающийся тем, что, с целью повышения помехоустойчивости элемента, он содержит первый и второй ключевые р-п-р-транзисторы, эмиттеры которых объединены и соединены с шиной питания, коллекторы первого ключевого р-п-р-транзистора и первого ключевого р-п-р-транзистора объединены и соединены с выходом второго делителя напряжения, коллекторы второго ключевого р-п-р-транзистора и второго .ключевого п-р-п-транзистора объединены и соединены- с выходом первого делителя напряжения, базы первого и второго ключевых р-п-ртранзисторов соединены соответственно с вторыми выводами первого и второго делителей напряжения. Источники информации, принятые во внимание при экспертизе 1,Патент США № 3909807, кл, 340-173, опублик. 1975. 2.Огнев М.В., Мамаев Ю.Н Проектирование запоминающих устройств, М., Высшая школа , 1979, с. 37, рис. 2.И6 (прототип).