Устройство для управления памятью Советский патент 1983 года по МПК G06F13/06 

(54) УСТРОЙСТВО для УПРАВЛЕШЯ ПАМЯТЬЮ

Изобретение относится к цифровой вм «тслительной технике и может быть Иопопьзовано в устройствах управпеввя 1ЩМ Известно устройство управления памятью, в котором обращение выполняется одновременно по блокам памяти flJ Недостатком этого устройства является жесткое рвзделеиие адресного регист ра на старшую н младшую части. Наиболее блкзктл к изобретеишр яв ляется устройство управления памятью, содержащее регистр адреса сумматор, дешифратор и блоки памяти, причем первые Еясоды сумматора служат для подачи единицы младшего разряда, выходы сум матора соединены с первыми адресами входами блоков памяти, управляющие входы которых соединены с входами дв шифратора С 2. Недостатком известного устройства Я1вляется жесткое разделение разрядов регистра ва младшие и С1г арщ|ш, что не позволяет использовать устройство при переменном количестве блоксж памяти. Цепью изобретения является расширение области использования путем управления переменным числом блоков памяти. Поставленная цель достигается тем, что в устройство, содержащее регистр адреса, сумматор, и блоки памяти, причем первый вход сумматора является входом устройства, выход сумматора соединен с первым адресным вхолом каждого блока памяти, выходы деши 4чратора соединены с управляющими входами блоков памяти, введены преобразо ватель двоичного кода в двоично п-й (где п - число блоков памяти), сдвигатель, регистр числа, элемент ИЛИ и триггер переполнения, гфичем выход р&гистра адреса соединен с информапионным входом преобразователя двоичного кода в двоичн1 -п-и, информационный выход которого соединен с информещионным входом сдвигателя, выход регистра числа соединен с управляющими входами преобразователя двоичного кода в двоично- П -и и сдвигателя, выходы переполнения которых соединены соответственно с . вым. и вторым входами эпемента ИЛИ, выход которого соединен с входом трш гера переполнения, вход дешифратора соединен с выходом младших раэр$здов сдв гате/ы, выхода старших разрядов которого соединены- с вторым входом сумматора и вторыми адресными входами блоков памяти. На чертеже приведена схема устройства., Устройство содержит регистр 1 адреса, преобразователь 2 двоичного кода в двоично-Л-и, сдвигатель 3, регистр 4 числа, дешифратор 5, сумматор 6, блоки 7 памяти, элемент ИЛИ 8, триггер 9 переполнения. Устройство работает следующим обраАдрес обращения к памяти из регистр 1 поступает в преобразователь 2, где в зависимости от количества блоков памяти указываемого в регистре 4 и передаваемого на управляющие входы преобразователя 2, выполняется преобразование адреса. Это преобразование не происходит , если число блоков памяти является степенью числа 2. В остальных случаях рес переводится в двоично-кодируемую п -ю систему счисления (п -количество блоков памяти). ., С выходов преобразователя 2 адрес поступает на сдвигатель 3, разделенный на две части: старшую и младшую. Число разрядов в младшей части опре деляется максимально допустимым количеством блоков памяти и равно ближайшему большему целому числу по отношению к величине Eocf-n . .Есэти число а в 2,4,8... раз меньшеел,то в сдви гателе 3 выполняется сдвиг адреса на 1,2,3... разряда соответственно в -сторону старших разрядов с занесением нулей в освобождающиеся младшие разряды Сигналы управления сдвигом поступают на управляющие входы сдвигателя из регистра 4. Сигналы переполнения, которые могут вырабатываться в результате преобразования в сдвига адреса через элемент ИЛИ 8 поступают в триггер 9 ъ инцидируют о переполпешге старших ра рядов адреса, т.е. попытке обращення к отсутствующим блокам памяти. Деигефратор 5 и сумматор 6 организу ют обращение к строке, срстоящей из п последовательно расположенных чисел, вачало которой находится в блоке памят указываемом а младшими разрядами сдвв гатели 3. При этом полученный в разрядах сдвигагеля 3 основной адрес увеличивается в сумматоре 6 на единицу, в результате чего получается дополнительный адрес. Оба адреса поступают на .адресные входы блоков памяти. Дешифр атор 5 формирует для каждого нз п блоков памяти управляющий сигнал, указывающий по какому из адресов (основному или дополнительному) следует выполнить обращение. Эти сигналы поступают на управляющие входы блоков памяти. Количество сигналов равно i Ttox- При отсутствии части блоков памяти (,,з1)часть управляющих сигналов не используется. Таким образом, предлагаемое изобретение позволяет управлять переменным блоков памяти и фиксировать случаи обращения к отсутствующим блокам памяти. Формула изобретения Устройство для управления памятью, содержащее регистр адреса, сумматор, дешифратор и блоки памяти, причем вход сумматора является входом устройства,выход сумматора соединен с первым адресным входом каждого блока памяти, выходы дешифратора соединены с управляющими входами блоков памяти, о тличающееся тем, что, с целью расширения области использования путем управления переменным числом блоков памяти, в него введены преобразователь двоичного кода в двоично-п-й (где п - число блоков памяти), сдвигатель, регистр числа, элемент ИЛИ и триг гер переполнения, причем выход регистра адреса соединен с информашгонньчм входом преобразователя двоичного кода в двоично-п-й, информационный выход которого соединен с информационным входом рдвигателя, выход регистра числа соединен с управляющими входами преобразователя двоичного кода в двоичночП -и и сдвигателя, выходы переполнения которых соединены соответственно с и вторым входами элемента ИЛИ, выход которого соединен с входом триггера переполнёгтя, вход дешифратора соединен с выходом младших разрядов сдвигателя, выходы старших разрядов которого соединены с вторым входом сумматора и вторыми адресными входами блоков памяти.

$ .9990584

Источники ннформвшга,2. Караев М.А, Вопросял построения

принятые во внимание при экспертиземногопроцессорных вычислительных сио- ,

№ 297О7О,. кл. О 06 F 9/ОО, 1969.Вып. 5-6, 1970, с. 3-19 (прототип).