ИНТЕРПОЛЯТОР Российский патент 1999 года по МПК G06F17/17 

Изобретение относится к вычислительной технике, в частности к устройствам для реализации функций, и может быть использовано для воспроизведения нелинейных зависимостей одной переменной.

Известные устройства (АС СССР N 1405074, G 06 F 15/353 от 27.10.1986, АС СССР N 1686461, G 06 F 15/353 от 13.02.1989) позволяют воспроизводить широкий класс функциональных зависимостей, но обладают низкой точностью.

Наиболее близким к заявляемому устройству по своей технической сущности является "Интерполятор" (АС СССР N 1405074, G 06 F 15/353 от 27.10.1986), выбранный в качестве устройства-прототипа.

Устройство-прототип содержит накапливающий сумматор, умножитель, первый и второй блоки памяти, коммутатор, преобразователь в дополнительный код, счетчик и регистр, выход которого соединен с первым информационным входом коммутатора, причем выход первого разряда регистра соединен с управляющим входом коммутатора, второй информационный вход которого соединен с выходом преобразователя в дополнительный код, вход которого соединен с выходом регистра, информационный вход которого является входом младших разрядов аргумента интерполятора, вход старших разрядов которого соединен с входом установки начального значения счетчика, выход которого соединен с адресным входом первого блока памяти, выход умножителя соединен с информационным входом накапливающего сумматора, выход которого является выходом интерполятора, входы занесения данных счетчика и регистра и вход сброса накапливающего сумматора соединены с входом начальной установки интерполятора, счетный вход счетчика и вход синхронизации накапливающего сумматора соединены с входом тактирования интерполятора, выход второго блока памяти соединен с входом первого сомножителя умножителя, вход второго сомножителя которого соединен с выходом первого блока памяти, а выход коммутатора соединен с адресным входом второго блока памяти.

Известное техническое решение обладает недостаточной точностью интерполяции, которая характеризуется погрешностью интерполяции, равной
0,052 • f,,,max

(X) • h³, (1)
где f,,,max - максимум третьей производной функции f(X);
h - расстояние между отсчетами функции f(X).

Причем эта точность обеспечивается для функций, имеющих непрерывную третью производную (f(X) ∈ C³). При интерполяции функций, имеющих непрерывную пятую производную (f(X) ∈ C⁵), не полностью учитывается информация о гладкости функций, вследствие чего прототип не обеспечивает более высокой точности.

Целью изобретения является разработка устройства, обеспечивающего более высокую точность интерполяции функций, имеющих непрерывную пятую производную (f(X) ∈ C⁵).
Поставленная цель достигается тем, что в интерполятор, содержащий счетчик, блок памяти, адресные входы которого соединены с выходами счетчика, информационные входы которого соединены с информационной шиной интерполятора, преобразователя в дополнительный код, коммутатор и первый регистр, последовательно соединенные первый умножитель, первый сумматор и второй регистр, выходы которого являются выходной шиной интерполятора, а вход обнуления соединен с управляющим входом счетчика, блок управления, первый вход которого является шиной запуска интерполятора, второй вход - тактовой шиной интерполятора, первый выход соединен со входом обнуления второго регистра, управляющий вход которого соединен со вторым выходом блока управления, дополнительно введены второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый и четырнадцатый умножители, третий, четвертый и пятый регистры, первый и второй элементы задержки, второй и третий сумматоры и первый и второй блоки вычитания. Выходы преобразователя в дополнительный код соединены с первой группой информационных входов второго сумматора. Вторая группа информационных входов второго сумматора объединена со второй группой информационных входов третьего сумматора и первой установочной шиной интерполятора, а выходы соединены со вторыми группами входов второго и третьего умножителей и первой группой входов второго умножителя. Выходы второго умножителя соединены с первой группой входов третьего умножителя, выходы которого соединены со входами уменьшаемого первого блока вычитания. Выходы уменьшаемого первого блока вычитания соединены с первой группой входов первого умножителя, вторая группа входов которого соединена с выходами первого регистра. Информационные входы первого регистра соединены с первой группой выходов коммутатора. Вторая группа выходов коммутатора соединена с информационными входами третьего регистра, третья группа выходов - с информационными входами четвертого регистра, четвертая группа выходов - с информационными входами пятого регистра. Информационные входы коммутатора соединены с выходами блока памяти, а адресные входы соединены с третьей группой выходов блока управления. Третья группа входов блока управления является второй установочной шиной интерполятора, четвертая группа входов - третьей установочной шиной интерполятора, четвертый выход соединен со входами управления первого, третьего, четвертого и пятого регистров и счетным входом счетчика. Пятый выход блока управления соединен с управляющими входами первого и второго элементов задержки, первого и второго боков вычитания, первого, второго и третьего сумматоров. Первая и вторая группы входов четвертого умножителя объединены между собой и соединены с выходами преобразователя в дополнительный код и второй группой входов пятого умножителя. Первая группа входов пятого умножителя соединена с выходами четвертого умножителя, а выходы соединены с первой группой входов шестого умножителя и информационными входами первого элемента задержки. Выходы первого элемента задержки соединены с первой группой входов седьмого умножителя, вторая группа входов которого соединена с выходами третьего регистра, а выходы соединены со второй группой информационных входов первого сумматора. Третья группа информационных входов первого сумматора соединена с выходами одиннадцатого умножителя. Вторая группа входов одиннадцатого умножителя соединена с выходами четвертого регистра, а первая группа входов - с выходами второго элемента задержки, входы которого соединены с выходами девятого умножителя и первой группой входов десятого умножителя. Вторая группа входов десятого умножителя соединена с четвертой установочной шиной интерполятора и второй группой входов шестого умножителя. Выходы шестого умножителя соединены с группой входов вычитаемого первого блока вычитания. Выходы восьмого умножителя соединены с первой группой входов девятого умножителя, вторая группа входов которого объединена с информационной шиной интерполятора, входами преобразователя в дополнительный код, первой и второй группами входов восьмого умножителя и первой группой входов третьего сумматора. Выходы третьего сумматора соединены со вторыми группами входов двенадцатого и тринадцатого умножителей и первой группой входов двенадцатого умножителя. Выходы двенадцатого умножителя соединены с первой группой входов тринадцатого умножителя. Выходы тринадцатого умножителя соединены с группой входов уменьшаемого второго блока вычитания, группа входов вычитаемого которого соединена с выходами десятого умножителя, а выходы соединены с первой группой входов четырнадцатого умножителя. Вторая группа входов четырнадцатого умножителя соединена с выходами пятого регистра, а выходы соединены с четвертой группой информационных входов первого сумматора.

Блок управления содержит первый и второй блоки сравнения, первый и второй элементы И, счетчик и RS-триггер. Причем S-вход RS-триггера является первым входом блока управления и одновременно шиной запуска интерполятора, объединен со входом обнуления счетчика и первым выходом блока управления. R-вход RS-триггера соединен со вторым выходом блока управления и выходом второго блока сравнения. Вторая группа входов второго блока сравнения является четвертой группой входов блока управления и одновременно является третьей установочной шиной интерполятора. Первая группа входов второго блока сравнения является третьей группой выходов блока управления, соединена с выходами счетчика и второй группой входов первого блока сравнения. Первая группа входов первого блока сравнения является третьей группой входов блока управления и одновременно второй установочной шиной интерполятора. Выход первого блока сравнения соединен с первым входом первого элемента И. Выход первого элемента И является четвертым выходом блока управления, а второй вход является пятым выходом блока управления и одновременно соединен со счетным входом счетчика и выходом второго элемента И. Второй вход второго элемента И является вторым входом блока управления и одновременно тактовой шиной интерполятора, а первый вход соединен с выходом RS-триггера.

Перечисленная новая совокупность существенных признаков заявленного устройства обеспечивает более высокую точность интерполяции функций, имеющих непрерывную пятую производную (f(X) ∈ C⁵). Это достигается тем, что интерполяция осуществляется более точно исходя из априорной информации о степени гладкости функции.

Заявленное устройство поясняется чертежами:
фиг. 1, где приведена структурная схема заявленного устройства;
фиг. 2, где приведен вариант реализации элемента задержки.

Интерполятор, показанный на фиг. 1, состоит из счетчика 8, блока памяти 9, информационной шины 1, преобразователя в дополнительный код 11, коммутатора 10, блока управления 38, первого 28, второго 14, третьего 15, четвертого 16, пятого 17, шестого 24, седьмого 29, восьмого 18, девятого 19, десятого 25, одиннадцатого 30, двенадцатого 20, тринадцатого 21 и четырнадцатого 31 умножителей, первого 32, второго 37, третьего 33, четвертого 34 и пятого 35 регистров, первого 26 и второго 27 элементов задержки, первого 36, второго 12 и третьего 13 сумматоров, первого 22 и второго 23 блоков вычитания. Последовательно соединены первый умножитель 28, первый сумматор 36 и второй регистр 37. Выходы второго регистра 37 являются выходной шиной интерполятора. Вход обнуления второго регистра 37 соединен с управляющим входом счетчика 8. Первый вход блока управления 38 является шиной запуска 2 интерполятора, второй вход - тактовой шиной 3 интерполятора, первый выход соединен со входом обнуления второго регистра 37. Управляющий вход второго регистра 37 соединен со вторым выходом блока управления 38. Адресные входы блока памяти 9 соединены с выходами счетчика 8. Информационные входы счетчика 8 соединены с информационной шиной 1 интерполятора. Выходы преобразователя в дополнительный код 11 соединены с первой группой информационных входов второго сумматора 12. Вторая группа информационных входов второго сумматора 12 объединена со второй группой информационных входов третьего сумматора 13 и первой установочной шиной 4 интерполятора, а выходы соединены со вторыми группами входов второго 14 и третьего 15 умножителей и первой группой входов второго умножителя 14. Выходы второго умножителя 14 соединены с первой группой входов третьего умножителя 15, выходы которого соединены со входами уменьшаемого первого блока вычитания 22. Выходы уменьшаемого первого блока вычитания 22 соединены с первой группой входов первого умножителя 28, вторая группа входов которого соединена с выходами первого регистра 32. Информационные входы первого регистра 32 соединены с первой группой выходов коммутатора 10. Вторая группа выходов коммутатора 10 соединена с информационными входами третьего регистра 33, третья группа выходов - с информационными входами четвертого регистра 34, четвертая группа выходов - с информационными входами пятого регистра 35. Информационные входы коммутатора 10 соединены с выходами блока памяти 9, а адресные входы соединены с третьей группой выходов блока управления 38. Третья группа входов блока управления 38 является второй установочной шиной 6 интерполятора, четвертая группа входов - третьей установочной шиной 7 интерполятора, четвертый выход соединен со входами управления первого 32, третьего 33, четвертого 34 и пятого 35 регистров и счетным входом счетчика 8. Пятый выход блока управления 38 соединен с управляющими входами первого 26 и второго 27 элементов задержки, первого 22 и второго 23 блоков вычитания, первого 36, второго 12 и третьего 13 сумматоров. Первая и вторая группы входов четвертого умножителя 16 объединены между собой и соединены с выходами преобразователя в дополнительный код 11 и второй группой входов пятого умножителя 17. Первая группа входов пятого умножителя 17 соединена с выходами четвертого умножителя 16, а выходы соединены с первой группой входов шестого умножителя 24 и информационными входами первого элемента задержки 26. Выходы первого элемента задержки 26 соединены с первой группой входов седьмого умножителя 29, вторая группа входов которого соединена с выходами третьего регистра 33, а выходы соединены со второй группой информационных входов первого сумматора 36. Третья группа информационных входов первого сумматора 36 соединена с выходами одиннадцатого умножителя 30. Вторая группа входов одиннадцатого умножителя 30 соединена с выходами четвертого регистра 34, а первая группа входов - с выходами второго элемента задержки 27, выходы которого соединены с выходами девятого умножителя 19 и первой группой входов десятого умножителя 25. Вторая группа входов десятого умножителя 25 соединена с четвертой установочной шиной 5 интерполятора и второй группой входов шестого умножителя 24. Выходы шестого умножителя 24 соединены с группой входов вычитаемого первого блока вычитания 22. Выходы восьмого умножителя 18 соединены с первой группой входов девятого умножителя 19, вторая группа входов которого объединена с информационной шиной 1 интерполятора, входами преобразователя в дополнительный код 11, первой и второй группами входов восьмого умножителя 18 и первой группой входов второго сумматора 13. Выходы второго сумматора 13 соединены со вторыми группами входов двенадцатого 20 и тринадцатого 21 умножителей и первой группой входов двенадцатого умножителя 20. Выходы двенадцатого умножителя 20 соединены с первой группой входов тринадцатого умножителя 21. Выходы тринадцатого умножителя 21 соединены с группой входов уменьшаемого второго блока вычитания 23, группа входов вычитаемого которого соединена с выходами десятого умножителя 25, а выходы соединены с первой группой входов четырнадцатого умножителя 31. Вторая группа входов четырнадцатого умножителя 31 соединена с выходами пятого регистра 35, а выходы соединены с четвертой группой информационных входов первого сумматора 36.

Блок управления 38, показанный также на фиг. 1, состоит из первого 381 и второго 385 блоков сравнения, первого 382 и второго 386 элементов И, счетчика 384 и RS-триггера 383. S-вход RS-триггера 383 является первым входом блока управления 38 и одновременно шиной запуска 2 интерполятора, объединен со входом обнуления счетчика 384 и первым выходом блока управления 38. R-вход RS-триггера 383 соединен со вторым выходом блока управления 38 и выходом второго блока сравнения 385. Вторая группа входов второго блока сравнения 385 является четвертой группой входов блока управления 38 и одновременно является третьей установочной шиной 7 интерполятора. Первая группа входов второго блока сравнения 385 является третьей группой выходов блока управления 38, соединена с выходами счетчика 384 и второй группой входов первого блока сравнения 381. Первая группа входов первого блока сравнения 381 является третьей группой входов блока управления 38 и одновременно второй установочной шиной 6 интерполятора. Выход первого блока сравнения 381 соединен с первым входом первого элемента И 382. Выход первого элемента И 382 является четвертым выходом блока управления 38, а второй вход является пятым выходом блока управления 38 и одновременно соединен со счетным входом счетчика 384 и выходом второго элемента И 386. Второй вход второго элемента И 386 является вторым входом блока управления 38 и одновременно тактовой шиной 3 интерполятора, а первый вход соединен с выходом RS-триггера 383.

Реализация заявляемого устройства объясняется следующим образом.

Из статей: Желудев В.А. Локальная сплайн-аппроксимация на равномерной сетке. / Журнал вычислительной математики и математической физики. - 1987. - Том 27. - N 9. - С. 1296 - 1310, и Желудев В.А. Восстановление функций и их производных по сеточным данным с погрешностью при помощи локальных сплайнов. / Журнал вычислительной математики и математической физики. - 1987. - Том 27. - N 1. - С. 22 - 34, известно, что выражение для вычисления s-й производной сплайна можно записать

где h - шаг между отсчетами функции f(x);
bmh

- B-сплайн степени m-1:

Cmi - число сочетаний из m по i:


x = h(N + τ), τ ∈ [0, 1].
Для кубического сплайна коэффициент gm+sn в выражении (2) вычисляется по формуле

При s = 0 выражение (2) упрощается. В этом случае для кубического сплайна (m-1 = 3) имеем


Из статей: Желудев В.А. Локальная сплайн-аппроксимация на равномерной сетке. / Журнал вычислительной математики и математической физики. - 1987. - Том 27. - N 9. - С. 1296 - 1310, и Желудев В.А. Восстановление функций и их производных по сеточным данным с погрешностью при помощи локальных сплайнов. / Журнал вычислительной математики и математической физики. - 1987. - Том 27. - N 1. - С. 22 - 34, известно, что значение B-сплайна b⁴ _h(x) отлично от нуля на участке (0, 4h) и на различных интервалах наблюдения определяется следующим образом:


Учитывая, что носитель B-сплайна supp b4h(x) = (0, 4h) и b⁴(x) симметричен относительно точки h • m/2, получим для интервалов


Тогда

где из (4)

Реализация (5) в виде устройства позволяет вычислять функции f(X) ∈ C⁵ с точностью, определяемой погрешностью (Желудев В.А. Восстановление функций и их производных по сеточным данным с погрешностью при помощи локальных сплайнов./ Журнал вычислительной математики и математической физики. - 1987. - Том 27. - N 1. - С. 24)

Точность же устройства-прототипа не лучше
μ₂= 0,052 • f(3)max(X) • h⁴.
Поэтому, например, для функций f ∈ C⁵ при h = 0.1 и в случае f⁽³⁾max ≈ f⁽⁴⁾max выигрыш β = μ₁/μ₂ может достигать приблизительно 17.

Пусть X_i - число, образованное K старшими разрядами аргумента X, где 2 ≤ K ≤ m-1; m - длина двоичного кода числа X. Число X_i представляет собой номер узловой точки. Пусть ΔX - число, образованное m-K младшими разрядами аргумента так, что X = X_i+ ΔX • 2^-K, 0 ≤ ΔX ≤ 1. Тогда по формуле (5) для интерполяции квадратичными сплайнами минимального шаблона имеем
(6)

где f(X_i-1), f(X_i), f(X_i+1) - значения функции f(X) в узловых точках.

Работа интерполятора на основе выражения (6) и фиг. 1 осуществляется следующим образом.

Перед началом работы в блок памяти 9 записываются значения (1/6) • g4n-1

, (1/6) • g4n, (1/6) • g4n+1, (1/6) • g4n+2 со сдвигом адреса так, что j-му значению кода адреса соответствует значение (1/6) • g4j-2.
В исходном состоянии на шину 3 подаются тактовые импульсы типа меандр, на первой установочной шине 4 присутствует код числа 1, на второй установочной шине 6 - код числа 4, на третьей установочной шине 7 - код числа 6, на четвертой установочной шине 5 - код числа 4. На информационную шину 1 интерполятора подается код значения переменной X.

С подачей на шину запуска 2 импульса положительной полярности обнуляется второй регистр 37, в счетчик 8 записывается код старших разрядов переменой X - значение X_i. Одновременно обнуляется счетчик 384, а RS-триггер 383 устанавливается в единичное состояние, при котором на его выходе формируется уровень логической "1". Последний подается на первый вход второго элемента И 386, разрешая прохождение через него тактовых импульсов. Кроме того, код числа 0 с выхода счетчика 384 поступает на первую группу входов первого блока сравнения 381. На другую группу его входов поступает код числа 4 со второй установочной шины 6. В результате выполнения операции сравнения на выходе блока 381 формируется сигнал с единичным уровнем.

Тактовые импульсы с выхода второго элемента И 386 подаются на счетный вход счетчика 8 через первый элемент И 382, открытый подаваемым на его другой вход сигналом с единичным уровнем с выхода первого блока сравнения 381. При этом содержимое счетчика 8 увеличивается каждый раз на единицу в результате прохождения очередного тактового импульса. Так, в результате воздействия первого тактового импульса содержимое счетчика 8 принимает значение X_i+1. Последнее поступает на адресные входы блока памяти 9, определяя номер ячейки, содержимое которой (1/6) • g4n-1

подается на вход коммутатора 10. В связи с тем, что на адресные входы коммутатора 10 поступает код числа 1 с выходов счетчика 384, значение (1/6) • g4n-1 записывается в третий регистр 33 под воздействием импульса, подаваемого на его управляющий вход с выхода первого элемента И 382.

Далее аналогичным образом в пятый 35, первый 32 и четвертый 34 регистры записываются значения соответственно , (1/6) • g4n+1

и (1/6) • g4n+2. По окончании операции записи в четвертый регистр 34 содержимое счетчика 384 совпадает с кодом числа, подаваемым на вторую установочную шину 6. В результате на выходе первого блока сравнения 381 формируется сигнал с нулевым уровнем, закрывающий первый элемент И 382 и приводящий к остановке счетчика 8.

Одновременно с этим в течение описанных выше тактов работы устройства младшие разряды кода переменной X (значение ΔX) поступают на вход преобразователя в дополнительный код 11, на выходе которого имеем значение (1-ΔX). Значение ΔX с информационной шины 1 поступает также на первый вход третьего сумматора 13, а на первом входе второго сумматора 12 присутствует значение (1-ΔX). На вторые входы первого 12 и второго 13 сумматоров подается код числа 1 с первой установочной шины 4. Под воздействием импульсов, поступающих с выхода второго элемента И 386 на управляющие входы первого 12 и второго 13 сумматоров, на выходах первого 12 и второго 13 сумматоров формируются значения соответственно (2-ΔX) и (1+ΔX). Последние подаются на первые входы второго 14 и двенадцатого 20 умножителей соответственно. Кроме того, на первый вход восьмого умножителя 18 подается значение ΔX с информационной шины 1, а на первый вход четвертого умножителя 16 - значение (1-ΔX) с выхода преобразователя в дополнительный код 11. Указанные значения (2-ΔX), (1-ΔX), ΔX, (1+ΔX) одновременно поступают на первые и вторые входы второго 14, четвертого 16, восьмого 18 и двенадцатого 20 умножителей соответственно, а также на вторые входы третьего 15, пятого 17, девятого 19 и тринадцатого 21 умножителей соответственно. На первые входы последних поступают полученные в результате выполнения операций умножения соответствующие значения (2-ΔX)², (1-ΔX)², ΔX², (1+ΔX)² с выходов второго 14, четвертого 16, восьмого 18 и двенадцатого 20 умножителей. В результате на выходах третьего 15, пятого 17, девятого 19 и тринадцатого 21 умножителей формируются значения (2-ΔX)³, (1-ΔX)³, ΔX³, (1+ΔX)³. Значения ΔX³ с выхода девятого умножителя 19 и (1-ΔX)³ с выхода пятого умножителя 17 поступают на первые входы десятого 25 и шестого 24 умножителей соответственно. На вторые входы последних подается код числа 4 с четвертой установочной шины 5. В результате выполнения операции умножения на выходах блоков 25 и 24 формируются значения 4ΔX³ и 4(1-ΔX)³ соответственно. Последние поступают на входы вычитаемого второго 23 и первого 22 блоков вычитания соответственно. На входы уменьшаемого последних поступают значения соответственно (1+ΔX)³ с выхода тринадцатого умножителя 21 и (2-ΔX)³ с выхода третьего умножителя 15. В результате под воздействием импульсов, поступающих на управляющие входы первого 22 и второго 23 блоков вычитания с выхода второго элемента И 386, на выходах второго 23 и первого 22 блоков вычитания формируются значения соответственно [(1+ΔX)³ - 4ΔX³] и [(2-ΔX)³ - 4(1-ΔX)³], , которые поступают на первые входы четырнадцатого 31 и второго 28 умножителей. На первые входы одиннадцатого 30 и седьмого 29 умножителей подаются значения ΔX³ (снимаемое с выхода девятого умножителя 19 через второй элемент задержки 27) и (1-ΔX)³ (с выхода пятого умножителя 17 через первый элемент задержки 26). Первый 26 и второй 27 элементы задержки введены для того, чтобы указанные выше величины поступали на первые входы блоков 28, 29, 30 и 31 одновременно. На вторые входы первого 28, седьмого 29, одиннадцатого 30 и четырнадцатого 31 умножителей поступают значения соответственно (1/6) • g4n+1

(с выхода первого регистра 32), (1/6) • g4n-1 (с выхода третьего регистра 33), (1/6) • g4n+2 (с выхода четвертого регистра 34) и (1/6) • g4n, (с выхода пятого регистра 35). Далее на выходах блоков 28, 29, 30 и 31 формируются произведения (1/6) • g4n+1[(2-ΔX)³- 4(1-ΔX)³], (1/6) • g4n-1(1-ΔX)³, (1/6) • g4n[(1+ΔX)³- 4ΔX³] соответственно. Указанные величины суммируются в блоке 36, на выходе которого формируется искомое значение f(X). При этом содержимое счетчика 384 совпадает с кодом числа, подаваемым на третью установочную шину 7. В результате на выходе второго блока сравнения 385 формируется единичный импульс. Последний поступает на управляющий вход второго регистра 37. Вычисленное значение функции f(X) с выхода первого сумматора 36 записывается во второй регистр 37. Кроме того, единичный импульс с выхода второго блока сравнения 385 подается на R-вход RS-триггера 383, переводя его в нулевое состояние. В результате сигнал с нулевым уровнем с выхода RS-триггера 383 закрывает второй элемент И 386 и препятствует тем самым прохождению тактовых импульсов через второй элемент И 386. На этом работа устройства по вычислению значения функции f(X) завершается. Устройство готово к новому циклу работы.

Входящие в структурную схему заявляемого устройства элементы известны и описаны, например, в книге В. Л. Шило. Популярные цифровые микросхемы. Справочник. - М. : Радио и связь, 1988. Так, в указанном источнике описаны принципы построения и примеры реализации
счетчиков 8, 384 на с. 85 - 86 (можно реализовать на микросхеме К155ИЕ5);
блока памяти 9 на с. 171 - 174 (можно реализовать на микросхеме К155ПР6);
элементов И 382, 386 на с. 35, рис. 1.19а (можно реализовать на микросхеме К155ЛИ1);
регистров 32 - 35, 37 на с. 104 - 105 (можно реализовать на микросхеме К155ИР13 - с. 111, рис. 1.78);
RS-триггера 383 на с. 62 - 67 (можно реализовать на микросхеме К155ЛЕ1 - с. 63, рис. 1.42).

Принцип работы умножителей 14 - 21, 28 - 31 известен и описан в книге: М.А. Карцев, В.А. Брик. Вычислительные системы и синхронная арифметика. - М. : Радио и связь, 1981, с. 163 - 221. Могут быть реализованы на микросхемах SN54284 и SN54285, с. 305, рис. 6.3.12, или на микросхеме ADSP1016 (С. Кун. Матричные процессоры на СБИС: Пер. с англ. - М.: Мир, 1991, с. 502, табл. 7.4).

Принцип работы блоков сравнения 381, 385 известен и описан в книге: Ю.В. Гаврилов, А.Н. Пучко. Арифметические устройства быстродействующих ЭЦВМ. - М. : Советское радио, 1970, с. 234 -257. Можно реализовать на микросхемах К561ИП2 (В. Н. Вениаминов, О.Н. Лебедев, А.И. Мирошниченко. Микросхемы и их применение. Справочное пособие. 3-е изд. перераб. и дополн. - М.: Радио и связь, 1989, с. 114, рис. 4.12б).

Принципы работы сумматоров 12, 13, 36 и блоков вычитания 22, 23 известны и описаны в книге: Д. Гивоне, Р. Россе. Микропроцессоры и микрокомпьютеры: Вводный курс: Пер. с англ. - М.: Мир, 1983, с. 184 - 198. Полный сумматор описан в книге В.Л. Шило. Популярные цифровые микросхемы. Справочник. 2-е изд. , испр. , - Челябинск: Металлургия, 1989, с. 152, рис. 1.112, с. 153, рис. 1.113. Блок вычитания на основе полных сумматоров приведен в книге Д. Гивоне, Р. Россе. Микропроцессоры и микрокомпьютеры: Вводный курс: пер. с англ. - М. : Мир, 1983, с. 190, рис. 5.38. Можно реализовать на элементах ИСКЛ. ИЛИ - К155ЛП5, И - К155ЛИ1, ИЛИ - из ИЛИ-НЕ К155ЛЕ4 и НЕ К155ЛН1.

Принцип реализации преобразователя в дополнительный код 11 известен и описан в книге: Л. М. Гольденберг. Импульсные и цифровые устройства. М.: Связь, 1973, - с. 462 - 468. Можно реализовать на микросхеме К155ЛА3.

Принцип реализации коммутатора 10 известен и описан в книге В.Л. Шило. Популярные цифровые микросхемы. Справочник. 2-е изд., испр., - Челябинск: Металлургия, 1989, с. 220. Может быть реализован на микросхеме К561КТ3.

Элементы задержки 26 и 27 можно реализовать с помощью регистров, как показано на фиг. 2. Управляющие входы регистров объединены. Информационный вход первого регистра является входом элемента задержки, а выход второго регистра - выходом элемента задержки.

Изобретение относится к вычислительной технике и может быть использовано для воспроизведения нелинейных зависимостей одной переменной. Техническим результатом является повышение точности интерполяции функций, имеющих непрерывную пятую производную. Результат достигается тем, что устройство содержит счетчик, блок памяти, информационную шину, преобразователь в дополнительный код, коммутатор, умножители, регистры, элементы задержки, сумматоры, блоки вычитания и блок управления, состоящий из блоков сравнения, элементов И, счетчика и RS-триггера. 1 з.п.ф-лы, 2 ил.

1. Интерполятор, содержащий счетчик, блок памяти, адресные входы которого соединены с выходами счетчика, информационные входы которого соединены с информационной шиной интерполятора, преобразователь в дополнительный код, коммутатор и первый регистр, последовательно соединенные первый умножитель, первый сумматор и второй регистр, выход выходы которого являются выходной шиной интерполятора, а вход обнуления соединен с управляющим входом счетчика, блок управления, первый вход которого является шиной запуска интерполятора, второй вход - тактовой шиной интерполятора, первый выход соединен со входом обнуления второго регистра, управляющий вход которого соединен со вторым выходом блока управления, отличающийся тем, что дополнительно введены второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый и четырнадцатый умножители, третий, четвертый и пятый регистры, первый и второй элементы задержки, второй и третий сумматоры, первый и второй блоки вычитания, причем выходы преобразователя в дополнительный код соединены с первой группой информационных входов второго сумматора, вторая группа информационных входов которого объединена со второй группой информационных входов третьего сумматора и первой установочной шиной интерполятора, а выходы соединены со вторыми группами входов второго и третьего умножителей и первой группой входов второго умножителя, выходы которого соединены с первой группой входов третьего умножителя, выходы которого соединены со входами уменьшаемого первого блока вычитания, выходы которого соединены с первой группой входов первого умножителя, вторая группа входов которого соединена с выходами первого регистра, информационные входы которого соединены с первой группой выходов коммутатора, вторая группа выходов которого соединена с информационными входами третьего регистра, третья группа выходов - с информационными входами четвертого регистра, четвертая группа выходов - с информационными входами пятого регистра, информационные входы коммутатора соединены с выходами блока памяти, а адресные входы соединены с третьей группой выходов блока управления, третья группа входов которого является второй установочной шиной интерполятора, четвертая группа входов - третьей установочной шиной интерполятора, четвертая группа входов - третьей установочной шиной интерполятора, четвертый выход соединен со входами управления первого, третьего, четвертого и пятого регистров и счетным входом счетчика, а пятый выход блока управления соединен с управляющими входами первого и второго элементов задержки, первого и второго блоков вычитания, первого, второго и третьего сумматоров, первая и вторая группы входов четвертого умножителя объединены между собой и соединены с выходами преобразователя в дополнительный код и второй группой входов пятого умножителя, первая группа входов которого соединена с выходами четвертого умножителя, а выходы соединены с первой группой входов шестого умножителя и информационными входами первого элемента задержки, выходы которого соединены с первой группой входов седьмого умножителя, вторая группа входов которого соединена с выходами третьего регистра, а выходы соединены со второй группой информационных входов первого сумматора, третья группа информационных входов которого соединена с выходами одиннадцатого умножителя, вторая группа входов которого соединена с выходами четвертого регистра, а первая группа входов - с выходами второго элемента задержки, входы которого соединены с выходами девятого умножителя и первой группой входов десятого умножителя, вторая группа входов которого соединена с четвертой установочной шиной интерполятора и второй группой входов шестого умножителя, выходы которого соединены с группой входов вычитаемого первого блока вычитания, выходы восьмого умножителя соединены с первой группой входов девятого умножителя, вторая группа входов которого объединена с информационной шиной интерполятора, входами преобразователя в дополнительный код, первой и второй группами входов восьмого умножителя и первой группой входов третьего сумматора, выходы которого соединены со вторыми группами входов двенадцатого и тринадцатого умножителей и первой группой входов двенадцатого умножителя, выходы которого соединены с первой группой входов тринадцатого умножителя, выходы которого соединены с группой входов уменьшаемого второго блока вычитания, группа входов вычитаемого которого соединена с выходами десятого умножителя, а выходы соединены с первой группой входов четырнадцатого умножителя, вторая группа входов которого соединена с выходами пятого регистра, а выходы соединены с четвертой группой информационных входов первого сумматора. 2. Устройство по п. 1, отличающееся тем, что блок управления выполнен содержащим первый и второй блоки сравнения, первый и второй элементы И, счетчик и RS-триггер, причем S-вход RS-триггера является первым входом блока управления и одновременно шиной запуска интерполятора, объединен со входом обнуления счетчика и первым выходом блока управления, R-вход RS-триггера соединен со вторым выходом блока управления и выходом второго блока сравнения, вторая группа входов которого является четвертой группой входов блока управления и одновременно является третьей установочной шиной интерполятора, а первая группа входов является третьей группой выходов блока управления, соединена с выходами счетчика и второй группой входов первого блока сравнения, первая группа входов которого является третьей группой входов блока управления и одновременно второй установочной шиной интерполятора, а выход соединен с первым входом первого элемента И, выход которого является четвертым выходом блока управления, а второй вход является пятым выходом блока управления и одновременно соединен со счетным входом счетчика и выходом второго элемента И, второй вход которого является вторым входом блока управления и одновременно тактовой шиной интерполятора, а первый вход соединен с выходом RS-триггера.