ЛОГИЧЕСКИЙ ПРЕОБРАЗОВАТЕЛЬ Российский патент 2016 года по МПК G06F7/57 H03K19/23 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (см., например, патент РФ 2417404, кл. G06F 7/57, 2011 г.), которые содержат мажоритарные элементы и реализуют любую из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется параллельная реализация четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2281545, кл. G06F 7/57, 2006 г.), который содержит мажоритарные элементы и реализует любую из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется параллельная реализация четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения параллельной реализации четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов, при сохранении элементного базиса прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем семь мажоритарных элементов, особенность заключается в том, что в него дополнительно введены два мажоритарных элемента, выходы i-го и j-го мажоритарных элементов соединены соответственно с объединенными вторым входом (i+2)-го, первым входом (i+3)-го мажоритарных элементов и объединенными вторым входом (j+3)-го, первым входом (j+4)-го мажоритарных элементов, объединенные первые входы первого, третьего, шестого мажоритарных элементов и объединенные вторые входы второго, пятого, девятого мажоритарных элементов подключены соответственно к шине единичного и шине нулевого потенциалов, а третьи входы i-го, j-го, k-го и выход k-го мажоритарных элементов соединены соответственно с первым, третьим, четвертым входами и (k-5)-м выходом логического преобразователя, второй вход которого подключен к второму входу первого и первому входу второго мажоритарных элементов.

На фиг. представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 1₁, …, 1₉, причем выходы элементов 1_i и 1_j соединены соответственно с объединенными вторым входом элемента 1_i+2, первым входом элемента 1_i+3 и объединенными вторым входом элемента 1_j+3, первым входом элемента 1_j+4, объединенные первые входы элементов 1₁, 1₃, 1₆ и объединенные вторые входы элементов 1₂, 1₅, 1₉ подключены соответственно к шине единичного и шине нулевого потенциалов, а третьи входы элементов 1_i, 1_j, l_k и выход элемента 1_k соединены соответственно с первым, третьим, четвертым входами и (k-5)-м выходом логического преобразователя, второй вход которого подключен к второму входу элемента 1₁ и первому входу элемента 1₂.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первый, …, четвертый входы подаются соответственно двоичные сигналы х₁, …, х₄∈{0, 1}. На выходе мажоритарного элемента 1_m имеем a _m1#a _m2#a _m3=a _m1 a _m2∨a _m1 a _m3∨a _m2 a _m3, где a _m1, a _m2, a _m3 и #, ∨, · есть соответственно сигналы на его первом, втором, третьем входах и символы операций Maj, ИЛИ, И. Следовательно, на первом, втором, третьем, четвертом выходах предлагаемого преобразователя получим

Z₁=1#(1#(1#x₂#x₁)#x₃)#x₄=x₁∨x₂∨x₃∨x₄,

Z₄=((x₂#0#x₁)#0#x₃)#0#x₄=x₁x₂x₃x₄.

Таким образом, Z₁=τ₁, Z₂=τ₂, Z₃=τ₃, Z₄=τ₄, где τ₁, τ₂, τ₃, τ₄ есть простые симметричные булевы функции (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь построен в элементном базисе прототипа и обладает более широкими по сравнению с последним функциональными возможностями, так как обеспечивает параллельную реализацию четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики и функциональных узлов систем управления. Технический результат заключается в обеспечении параллельной реализации четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов. Технический результат достигается за счет логического преобразователя, предназначенного для воспроизведения четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов, который содержит девять мажоритарных элементов (1₁, …, 1₉). 1 ил.

Логический преобразователь, предназначенный для реализации четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов, содержащий семь мажоритарных элементов и отличающийся тем, что в него дополнительно введены два мажоритарных элемента, причем выходы i-го и j-го мажоритарных элементов соединены соответственно с объединенными вторым входом (i+2)-го, первым входом (i+3)-го мажоритарных элементов и объединенными вторым входом (j+3)-го, первым входом (j+4)-го мажоритарных элементов, объединенные первые входы первого, третьего, шестого мажоритарных элементов и объединенные вторые входы второго, пятого, девятого мажоритарных элементов подключены соответственно к шине единичного и шине нулевого потенциалов, а третьи входы i-го, j-го, k-го и выход k-го мажоритарных элементов соединены соответственно с первым, третьим, четвертым входами и (k-5)-м выходом логического преобразователя, второй вход которого подключен к второму входу первого и первому входу второго мажоритарных элементов.